mem_phy_dm_iob.v

来自「xilinx公司的ＤＤＲ实现源码」· Verilog 代码 · 共 53 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2005 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Filename: addr_gen.v
//  /   /         Timestamp: 12 Dec 2005
// /___/   /\     
// \   \  /  \
//  \___\/\___\
//
//
//Device: Virtex-5
///////////////////////////////////////////////////////////////////////////////

module mem_phy_dm_iob (
   input        CLK90,              
   input        MASK_DATA_RISE,
   input        MASK_DATA_FALL,
   
   output       DDR_DM

                    );


   
   wire         vcc;
   wire         gnd;
   
   assign vcc        = 1'b1;
   assign gnd        = 1'b0;
   
defparam oddr_dm.SRTYPE = "SYNC";
defparam oddr_dm.DDR_CLK_EDGE = "SAME_EDGE";



ODDR oddr_dm (
               .Q(DDR_DM),
               .C(CLK90),
               .CE(vcc),
               .D1(MASK_DATA_RISE),
               .D2(MASK_DATA_FALL),
               .R(gnd),
               .S(gnd)
               );


endmodule