mem_ram_d.v

xilinx公司的ＤＤＲ实现源码

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2005 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Filename: addr_gen.v
//  /   /         Timestamp: 12 Dec 2005
// /___/   /\     
// \   \  /  \
//  \___\/\___\
//
//
//Device: Virtex-5
///////////////////////////////////////////////////////////////////////////////



module mem_RAM_D (
	         DPO,  
	         A0,   
	         A1,   
	         A2,   
	         A3,   
	         D,    
	         DPRA0,
	         DPRA1,
	         DPRA2,
	         DPRA3,
	         WCLK, 
	         WE   
                 );
               
   input          A0;
   input          A1;
   input          A2;   
   input 	  A3;
   input 	  DPRA0; 
   input 	  DPRA1;   
   input 	  DPRA2;
   input 	  DPRA3;
   input 	  WCLK;
   input          WE;
   input [`memory_width-1:0]   D;

   output [`memory_width-1:0]  DPO;
   

RAM16X1D RAM16X1D0
             ( .D(D[0]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[0]));


RAM16X1D RAM16X1D1
             ( .D(D[1]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[1]));


RAM16X1D RAM16X1D2
             ( .D(D[2]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[2]));


RAM16X1D RAM16X1D3
             ( .D(D[3]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[3]));


RAM16X1D RAM16X1D4
             ( .D(D[4]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[4]));


RAM16X1D RAM16X1D5
             ( .D(D[5]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[5]));


RAM16X1D RAM16X1D6
             ( .D(D[6]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[6]));


RAM16X1D RAM16X1D7
             ( .D(D[7]),
               .WE(WE),
               .WCLK(WCLK),
               .A0(A0),
               .A1(A1),
               .A2(A2),
               .A3(A3),
               .DPRA0(DPRA0),
               .DPRA1(DPRA1),
               .DPRA2(DPRA2),
               .DPRA3(DPRA3),
               .SPO(),
               .DPO(DPO[7]));

 

               
endmodule