shiftreg_hier_info

来自「verilog实现shiftreg」· 代码 · 共 13 行

|shiftreg
Di => Q[3]~reg0.DATAIN
clk => Q[2]~reg0.CLK
clk => Q[1]~reg0.CLK
clk => Q[0]~reg0.CLK
clk => Q[3]~reg0.CLK
Q[0] <= Q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE