shiftreg_4.v

来自「verilog实现shiftreg」· Verilog 代码 · 共 12 行

module shiftreg ( Di,clk,Q3,Q2,Q1,Q0);
input Di,clk;
output Q3,Q2,Q1,Q0;
dff d3	(.D(Di),.CLK(clk),.Q(Q3));
dff d2	(.D(Q3),.CLK(clk),.Q(Q2));
dff d1	(.D(Q2),.CLK(clk),.Q(Q1));
dff d0	(.D(Q1),.CLK(clk),.Q(Q0));
endmodule