i2c.fit.rpt

FPGA使用I2C总线

; lowbit      ; Output   ; --            ;
; en[0]       ; Output   ; --            ;
; en[1]       ; Output   ; --            ;
; seg_data[0] ; Output   ; --            ;
; seg_data[1] ; Output   ; --            ;
; seg_data[2] ; Output   ; --            ;
; seg_data[3] ; Output   ; --            ;
; seg_data[4] ; Output   ; --            ;
; seg_data[5] ; Output   ; --            ;
; seg_data[6] ; Output   ; --            ;
; seg_data[7] ; Output   ; --            ;
; sda         ; Bidir    ; 0             ;
+-------------+----------+---------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                           ;
+---------------------+--------------+---------+-------------------------+--------+----------------------+------------------+
; Name                ; Location     ; Fan-Out ; Usage                   ; Global ; Global Resource Used ; Global Line Name ;
+---------------------+--------------+---------+-------------------------+--------+----------------------+------------------+
; Equal6~109          ; LC_X8_Y4_N4  ; 2       ; Clock enable            ; no     ; --                   ; --               ;
; Mux80~15            ; LC_X13_Y5_N2 ; 6       ; Clock enable            ; no     ; --                   ; --               ;
; clk                 ; PIN_127      ; 69      ; Clock                   ; yes    ; Global Clock         ; GCLK2            ;
; inner_state[3]~5250 ; LC_X13_Y6_N9 ; 4       ; Clock enable            ; no     ; --                   ; --               ;
; link                ; LC_X12_Y5_N7 ; 9       ; Output enable           ; no     ; --                   ; --               ;
; main_state[0]       ; LC_X10_Y6_N5 ; 22      ; Clock enable            ; no     ; --                   ; --               ;
; main_state[1]       ; LC_X10_Y6_N3 ; 20      ; Sync. clear, Sync. load ; no     ; --                   ; --               ;
; phase1              ; LC_X10_Y7_N5 ; 12      ; Sync. clear             ; no     ; --                   ; --               ;
; phase3              ; LC_X12_Y7_N3 ; 31      ; Sync. clear             ; no     ; --                   ; --               ;
; readData_reg[5]~402 ; LC_X12_Y6_N1 ; 8       ; Clock enable            ; no     ; --                   ; --               ;
; rst                 ; PIN_110      ; 69      ; Async. clear            ; yes    ; Global Clock         ; GCLK3            ;
; start_delaycnt      ; LC_X9_Y6_N7  ; 21      ; Clock enable            ; no     ; --                   ; --               ;
+---------------------+--------------+---------+-------------------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_127  ; 69      ; Global Clock         ; GCLK2            ;
; rst  ; PIN_110  ; 69      ; Global Clock         ; GCLK3            ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------------+-----------+
; Name                ; Fan-Out   ;
+---------------------+-----------+
; inner_state[0]      ; 33        ;
; phase3              ; 32        ;
; inner_state[3]      ; 28        ;
; i2c_state[1]        ; 26        ;
; inner_state[1]      ; 25        ;
; inner_state[2]      ; 24        ;
; main_state[0]       ; 22        ;
; start_delaycnt      ; 21        ;
; sda_buf             ; 21        ;
; main_state[1]       ; 20        ;
; i2c_state[0]        ; 19        ;
; i2c_state[2]        ; 14        ;
; phase1              ; 13        ;
; link                ; 9         ;
; Equal0~187          ; 9         ;
; readData_reg[5]~402 ; 8         ;
; en_xhdl3[1]         ; 8         ;
; en_xhdl3[0]         ; 8         ;
; clk_div[3]          ; 7         ;
; phase0              ; 7         ;
; Mux113~571          ; 7         ;
; Mux113~570          ; 7         ;
; Mux109~69           ; 7         ;
; Mux110~69           ; 7         ;
; Mux111~69           ; 7         ;
; Mux112~69           ; 7         ;
; Mux36~48            ; 6         ;
; Mux80~15            ; 6         ;
; cnt_scan[0]         ; 6         ;
; sda~1               ; 5         ;
; Add0~316            ; 5         ;
; Add0~308            ; 5         ;
; Add0~304            ; 5         ;
; Mux92~173           ; 5         ;
; Equal1~59           ; 5         ;
; main_state[0]~2366  ; 5         ;
; Equal1~58           ; 5         ;
; cnt_scan[5]~50      ; 5         ;
; cnt_scan[1]         ; 5         ;
; sda_buf~88          ; 4         ;
; inner_state[3]~5250 ; 4         ;
; Mux36~47            ; 4         ;
; wr_input            ; 3         ;
; inner_state[3]~5260 ; 3         ;
; Mux5~1542           ; 3         ;
; Add1~126            ; 3         ;
; Mux35~208           ; 3         ;
; Mux5~1539           ; 3         ;
; cnt_delay[8]        ; 3         ;
; cnt_delay[10]       ; 3         ;
+---------------------+-----------+


+--------------------------------------------------+
; Interconnect Usage Summary                       ;
+----------------------------+---------------------+
; Interconnect Resource Type ; Usage               ;
+----------------------------+---------------------+
; C4s                        ; 146 / 2,870 ( 5 % ) ;
; Direct links               ; 71 / 3,938 ( 2 % )  ;
; Global clocks              ; 2 / 4 ( 50 % )      ;
; LAB clocks                 ; 16 / 72 ( 22 % )    ;
; LUT chains                 ; 37 / 1,143 ( 3 % )  ;
; Local interconnects        ; 342 / 3,938 ( 9 % ) ;
; R4s                        ; 140 / 2,832 ( 5 % ) ;
+----------------------------+---------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 7.47) ; Number of LABs  (Total = 32) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 4                            ;
; 2                                          ; 2                            ;
; 3                                          ; 0                            ;
; 4                                          ; 2                            ;
; 5                                          ; 1                            ;
; 6                                          ; 0                            ;
; 7                                          ; 3                            ;
; 8                                          ; 0                            ;
; 9                                          ; 3                            ;
; 10                                         ; 17                           ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 1.91) ; Number of LABs  (Total = 32) ;