i2c.fit.rpt
来自「FPGA使用I2C总线」· RPT 代码 · 共 697 行 · 第 1/5 页
RPT
697 行
+------------------------------------+------------------------------+
; 1 Async. clear ; 23 ;
; 1 Clock ; 23 ;
; 1 Clock enable ; 9 ;
; 1 Sync. load ; 4 ;
; 2 Clock enables ; 2 ;
+------------------------------------+------------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 7.91) ; Number of LABs (Total = 32) ;
+---------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 4 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 3 ;
; 8 ; 1 ;
; 9 ; 3 ;
; 10 ; 13 ;
; 11 ; 1 ;
; 12 ; 2 ;
; 13 ; 0 ;
; 14 ; 1 ;
+---------------------------------------------+------------------------------+
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 4.66) ; Number of LABs (Total = 32) ;
+-------------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 6 ;
; 2 ; 4 ;
; 3 ; 5 ;
; 4 ; 1 ;
; 5 ; 5 ;
; 6 ; 2 ;
; 7 ; 3 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 3 ;
; 11 ; 1 ;
+-------------------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 10.25) ; Number of LABs (Total = 32) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 5 ;
; 4 ; 1 ;
; 5 ; 1 ;
; 6 ; 1 ;
; 7 ; 2 ;
; 8 ; 1 ;
; 9 ; 3 ;
; 10 ; 1 ;
; 11 ; 4 ;
; 12 ; 1 ;
; 13 ; 2 ;
; 14 ; 3 ;
; 15 ; 3 ;
; 16 ; 1 ;
; 17 ; 2 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 1 ;
+----------------------------------------------+------------------------------+
+--------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+---------------------+
; Option ; Setting ;
+----------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As input tri-stated ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+---------------------+
+----------------------------+
; Advanced Data - General ;
+--------------------+-------+
; Name ; Value ;
+--------------------+-------+
; Desired User Slack ; 0 ;
; Fit Attempts ; 1 ;
+--------------------+-------+
+--------------------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation ;
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; Name ; Value ;
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; Mid Wire Use - Fit Attempt 1 ; 13 ;
; Mid Slack - Fit Attempt 1 ; -12377 ;
; Internal Atom Count - Fit Attempt 1 ; 239 ;
; LE/ALM Count - Fit Attempt 1 ; 239 ;
; LAB Count - Fit Attempt 1 ; 29 ;
; Outputs per Lab - Fit Attempt 1 ; 4.793 ;
; Inputs per LAB - Fit Attempt 1 ; 9.690 ;
; Global Inputs per LAB - Fit Attempt 1 ; 1.448 ;
; LAB Constraint 'non-global clock / CE pair + async load' - Fit Attempt 1 ; 0:29 ;
; LAB Constraint 'ce + sync load' - Fit Attempt 1 ; 0:17;1:4;2:8 ;
; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:15;1:5;2:9 ;
; LAB Constraint 'un-route combination' - Fit Attempt 1 ; 0:15;1:5;2:9 ;
; LAB Constraint 'non-global with asyn_clear' - Fit Attempt 1 ; 0:8;1:7;2:5;3:9 ;
; LAB Constraint 'un-route with async_clear' - Fit Attempt 1 ; 0:8;1:7;2:5;3:9 ;
; LAB Constraint 'non-global async clear + sync clear' - Fit Attempt 1 ; 0:26;1:3 ;
; LAB Constraint 'global non-clock/non-asynch_clear' - Fit Attempt 1 ; 0:29 ;
; LAB Constraint 'ygr_cl_ngclk_gclkce_sload_aload_constraint' - Fit Attempt 1 ; 0:17;1:8;2:4 ;
; LAB Constraint 'global control signals' - Fit Attempt 1 ; 0:8;2:21 ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:8;1:15;2:6 ;
; LAB Constraint 'aload_aclr pair with aload used' - Fit Attempt 1 ; 0:29 ;
; LAB Constraint 'aload_aclr pair' - Fit Attempt 1 ; 0:8;1:21 ;
; LAB Constraint 'sload_sclear pair' - Fit Attempt 1 ; 0:14;1:15 ;
; LAB Constraint 'invert_a constraint' - Fit Attempt 1 ; 0:3;1:26 ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1 ; 0:25;1:4 ;
; LAB Constraint 'use of ADATA or SDATA by registers constraint' - Fit Attempt 1 ; 0:29 ;
; LEs in Chains - Fit Attempt 1 ⌨️ 快捷键说明
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