sub.hier_info

verilog HDL 基础实验源码

|sub
a[0] => add~0.IN4
a[1] => add~0.IN3
a[2] => add~0.IN2
a[3] => add~0.IN1
b[0] => c_tmp~3.IN0
b[1] => c_tmp~2.IN0
b[2] => c_tmp~1.IN0
b[3] => c_tmp~0.IN0
c[0] <= <VCC>
c[1] <= c~6.DB_MAX_OUTPUT_PORT_TYPE
c[2] <= c~5.DB_MAX_OUTPUT_PORT_TYPE
c[3] <= c~4.DB_MAX_OUTPUT_PORT_TYPE
c[4] <= c~3.DB_MAX_OUTPUT_PORT_TYPE
c[5] <= c~2.DB_MAX_OUTPUT_PORT_TYPE
c[6] <= c~1.DB_MAX_OUTPUT_PORT_TYPE
c[7] <= c~0.DB_MAX_OUTPUT_PORT_TYPE
en <= <GND>