lock.v

来自「简易数字频率计」· Verilog 代码 · 共 13 行

//锁存模块
module Lock(lock,cin,cout);
input lock;
input [3:0]cin;
output [3:0]cout;
reg [3:0]cout;

always@(posedge lock)
begin
if(lock) cout=cin;
end

endmodule