test.v

為一個可處理多項式乘法的verilog code

module test_GF;
reg Xin,Yin,Din;
wire Xout,Yout,Dout;
reg clk;

GF_Cell test(Xin,Yin,Din,Xout,Yout,Dout,clk);

initial
clk=0'b0;


initial
$monitor($time,"Xin=%b,Yin=%b,Din=%b,Xout=%b,Yout=%b,Dout=%b,clk=%b",Xin,Yin,Din,Xout,Yout,Dout,clk);

always 
#5 clk=~clk;

initial
begin
  #0 Xin=1'b0;Yin=1'b0;Din=1'b0;
  #5 Xin=1'b0;Yin=1'b0;Din=1'b1;
  #10 Xin=1'b0;Yin=1'b1;Din=1'b0;
  #15 Xin=1'b0;Yin=1'b1;Din=1'b1;
  #20 Xin=1'b1;Yin=1'b0;Din=1'b0;
  #25 Xin=1'b1;Yin=1'b0;Din=1'b1;
  #30 Xin=1'b1;Yin=1'b1;Din=1'b0;
  #35 Xin=1'b1;Yin=1'b1;Din=1'b1;
  
  
  
end
initial
#100 $stop;
endmodule