📄 adderful.tan.rpt
字号:
+-------+--------------+------------+-------+-------+------------+
; N/A ; None ; 7.804 ns ; s[1] ; q[1] ; clk ;
; N/A ; None ; 7.194 ns ; s[21] ; q[21] ; clk ;
; N/A ; None ; 7.060 ns ; s[31] ; q[31] ; clk ;
; N/A ; None ; 7.058 ns ; s[30] ; q[30] ; clk ;
; N/A ; None ; 6.875 ns ; s[24] ; q[24] ; clk ;
; N/A ; None ; 6.875 ns ; s[16] ; q[16] ; clk ;
; N/A ; None ; 6.875 ns ; s[9] ; q[9] ; clk ;
; N/A ; None ; 6.875 ns ; s[5] ; q[5] ; clk ;
; N/A ; None ; 6.875 ns ; s[0] ; q[0] ; clk ;
; N/A ; None ; 6.816 ns ; s[27] ; q[27] ; clk ;
; N/A ; None ; 6.816 ns ; s[23] ; q[23] ; clk ;
; N/A ; None ; 6.816 ns ; s[20] ; q[20] ; clk ;
; N/A ; None ; 6.796 ns ; s[15] ; q[15] ; clk ;
; N/A ; None ; 6.796 ns ; s[13] ; q[13] ; clk ;
; N/A ; None ; 6.796 ns ; s[2] ; q[2] ; clk ;
; N/A ; None ; 6.745 ns ; s[29] ; q[29] ; clk ;
; N/A ; None ; 6.741 ns ; s[6] ; q[6] ; clk ;
; N/A ; None ; 6.738 ns ; s[28] ; q[28] ; clk ;
; N/A ; None ; 6.738 ns ; s[25] ; q[25] ; clk ;
; N/A ; None ; 6.738 ns ; s[22] ; q[22] ; clk ;
; N/A ; None ; 6.738 ns ; s[11] ; q[11] ; clk ;
; N/A ; None ; 6.737 ns ; s[10] ; q[10] ; clk ;
; N/A ; None ; 6.676 ns ; s[19] ; q[19] ; clk ;
; N/A ; None ; 6.676 ns ; s[17] ; q[17] ; clk ;
; N/A ; None ; 6.676 ns ; s[4] ; q[4] ; clk ;
; N/A ; None ; 6.662 ns ; s[26] ; q[26] ; clk ;
; N/A ; None ; 6.662 ns ; s[12] ; q[12] ; clk ;
; N/A ; None ; 6.600 ns ; s[18] ; q[18] ; clk ;
; N/A ; None ; 6.600 ns ; s[14] ; q[14] ; clk ;
; N/A ; None ; 6.600 ns ; s[8] ; q[8] ; clk ;
; N/A ; None ; 6.600 ns ; s[7] ; q[7] ; clk ;
; N/A ; None ; 6.600 ns ; s[3] ; q[3] ; clk ;
+-------+--------------+------------+-------+-------+------------+
+--------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+-------+-------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+-------+-------+----------+
; N/A ; None ; -2.886 ns ; p[11] ; s[11] ; clk ;
; N/A ; None ; -2.888 ns ; p[25] ; s[25] ; clk ;
; N/A ; None ; -2.888 ns ; p[22] ; s[22] ; clk ;
; N/A ; None ; -2.894 ns ; p[28] ; s[28] ; clk ;
; N/A ; None ; -2.894 ns ; p[6] ; s[6] ; clk ;
; N/A ; None ; -2.952 ns ; p[19] ; s[19] ; clk ;
; N/A ; None ; -2.952 ns ; p[4] ; s[4] ; clk ;
; N/A ; None ; -2.953 ns ; p[17] ; s[17] ; clk ;
; N/A ; None ; -2.962 ns ; p[12] ; s[12] ; clk ;
; N/A ; None ; -2.970 ns ; p[26] ; s[26] ; clk ;
; N/A ; None ; -3.025 ns ; p[7] ; s[7] ; clk ;
; N/A ; None ; -3.028 ns ; p[14] ; s[14] ; clk ;
; N/A ; None ; -3.028 ns ; p[3] ; s[3] ; clk ;
; N/A ; None ; -3.029 ns ; p[8] ; s[8] ; clk ;
; N/A ; None ; -3.352 ns ; p[9] ; s[9] ; clk ;
; N/A ; None ; -3.352 ns ; p[5] ; s[5] ; clk ;
; N/A ; None ; -3.352 ns ; p[0] ; s[0] ; clk ;
; N/A ; None ; -3.366 ns ; p[2] ; s[2] ; clk ;
; N/A ; None ; -3.411 ns ; p[27] ; s[27] ; clk ;
; N/A ; None ; -3.412 ns ; p[20] ; s[20] ; clk ;
; N/A ; None ; -3.428 ns ; p[15] ; s[15] ; clk ;
; N/A ; None ; -3.487 ns ; p[10] ; s[10] ; clk ;
; N/A ; None ; -3.488 ns ; p[29] ; s[29] ; clk ;
; N/A ; None ; -3.488 ns ; p[18] ; s[18] ; clk ;
; N/A ; None ; -3.526 ns ; p[16] ; s[16] ; clk ;
; N/A ; None ; -3.585 ns ; p[23] ; s[23] ; clk ;
; N/A ; None ; -3.602 ns ; p[13] ; s[13] ; clk ;
; N/A ; None ; -3.634 ns ; p[24] ; s[24] ; clk ;
; N/A ; None ; -3.688 ns ; p[30] ; s[31] ; clk ;
; N/A ; None ; -3.689 ns ; p[30] ; s[30] ; clk ;
; N/A ; None ; -3.834 ns ; p[21] ; s[21] ; clk ;
; N/A ; None ; -3.853 ns ; p[31] ; s[31] ; clk ;
; N/A ; None ; -3.969 ns ; wp[1] ; s[30] ; clk ;
; N/A ; None ; -3.969 ns ; wp[1] ; s[31] ; clk ;
; N/A ; None ; -4.441 ns ; wp[0] ; s[30] ; clk ;
; N/A ; None ; -4.442 ns ; wp[0] ; s[31] ; clk ;
; N/A ; None ; -4.958 ns ; p[1] ; s[1] ; clk ;
+---------------+-------------+-----------+-------+-------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Thu May 17 19:54:13 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off adderful -c adderful --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "s[1]" (data pin = "p[1]", clock pin = "clk") is 5.010 ns
Info: + Longest pin to register delay is 8.143 ns
Info: 1: + IC(0.000 ns) + CELL(1.475 ns) = 1.475 ns; Loc. = PIN_215; Fanout = 1; PIN Node = 'p[1]'
Info: 2: + IC(6.359 ns) + CELL(0.309 ns) = 8.143 ns; Loc. = LC_X16_Y11_N2; Fanout = 1; REG Node = 's[1]'
Info: Total cell delay = 1.784 ns ( 21.91 % )
Info: Total interconnect delay = 6.359 ns ( 78.09 % )
Info: + Micro setup delay of destination is 0.037 ns
Info: - Shortest clock path from clock "clk" to destination register is 3.170 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(0.990 ns) + CELL(0.711 ns) = 3.170 ns; Loc. = LC_X16_Y11_N2; Fanout = 1; REG Node = 's[1]'
Info: Total cell delay = 2.180 ns ( 68.77 % )
Info: Total interconnect delay = 0.990 ns ( 31.23 % )
Info: tco from clock "clk" to destination pin "q[1]" through register "s[1]" is 7.804 ns
Info: + Longest clock path from clock "clk" to source register is 3.170 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(0.990 ns) + CELL(0.711 ns) = 3.170 ns; Loc. = LC_X16_Y11_N2; Fanout = 1; REG Node = 's[1]'
Info: Total cell delay = 2.180 ns ( 68.77 % )
Info: Total interconnect delay = 0.990 ns ( 31.23 % )
Info: + Micro clock to output delay of source is 0.224 ns
Info: + Longest register to pin delay is 4.410 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X16_Y11_N2; Fanout = 1; REG Node = 's[1]'
Info: 2: + IC(2.302 ns) + CELL(2.108 ns) = 4.410 ns; Loc. = PIN_86; Fanout = 0; PIN Node = 'q[1]'
Info: Total cell delay = 2.108 ns ( 47.80 % )
Info: Total interconnect delay = 2.302 ns ( 52.20 % )
Info: th for register "s[11]" (data pin = "p[11]", clock pin = "clk") is -2.886 ns
Info: + Longest clock path from clock "clk" to destination register is 3.246 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(1.066 ns) + CELL(0.711 ns) = 3.246 ns; Loc. = LC_X1_Y22_N2; Fanout = 1; REG Node = 's[11]'
Info: Total cell delay = 2.180 ns ( 67.16 % )
Info: Total interconnect delay = 1.066 ns ( 32.84 % )
Info: + Micro hold delay of destination is 0.015 ns
Info: - Shortest pin to register delay is 6.147 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_15; Fanout = 1; PIN Node = 'p[11]'
Info: 2: + IC(4.563 ns) + CELL(0.115 ns) = 6.147 ns; Loc. = LC_X1_Y22_N2; Fanout = 1; REG Node = 's[11]'
Info: Total cell delay = 1.584 ns ( 25.77 % )
Info: Total interconnect delay = 4.563 ns ( 74.23 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Thu May 17 19:54:13 2007
Info: Elapsed time: 00:00:01
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