📄 shijizhi.fit.rpt
字号:
; 93 ; 75 ; 3 ; GND+ ; ; ; ; Row I/O ; ;
; 94 ; 76 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 95 ; 77 ; 3 ; #TDI ; input ; ; ; -- ; ;
; 96 ; 78 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 97 ; 79 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 98 ; 80 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 99 ; 81 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 100 ; 82 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 101 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 102 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ;
; 103 ; 83 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 104 ; 84 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 105 ; 85 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 106 ; 86 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 107 ; 87 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 108 ; 88 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 109 ; 89 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 110 ; 90 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 111 ; 91 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 112 ; 92 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 113 ; 93 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 114 ; 94 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 115 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 116 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 117 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 118 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 119 ; 95 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 120 ; 96 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 121 ; 97 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 122 ; 98 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 123 ; 99 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 124 ; 100 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 125 ; 101 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 126 ; 102 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 127 ; 103 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 128 ; 104 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 129 ; 105 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 130 ; 106 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 131 ; 107 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 132 ; 108 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 133 ; 109 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 134 ; 110 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 135 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 136 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 137 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 138 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 139 ; 111 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 140 ; 112 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 141 ; 113 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 142 ; 114 ; 2 ; a[3] ; output ; LVTTL ; ; Column I/O ; N ;
; 143 ; 115 ; 2 ; a[2] ; output ; LVTTL ; ; Column I/O ; N ;
; 144 ; 116 ; 2 ; c ; output ; LVTTL ; ; Column I/O ; N ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
+------------------------------------------------------------------+
; Output Pin Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm ;
; RSDS ; 0 pF ; 100 Ohm ;
+---------------------+-------+------------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |shijizhi ; 6 (6) ; 5 ; 0 ; 6 ; 0 ; 1 (1) ; 2 (2) ; 3 (3) ; 0 (0) ; |shijizhi ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+--------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------+----------+---------------+---------------+-----------------------+-----+
; clkin ; Input ; OFF ; OFF ; -- ; -- ;
; a[3] ; Output ; -- ; -- ; -- ; -- ;
; a[2] ; Output ; -- ; -- ; -- ; -- ;
; a[1] ; Output ; -- ; -- ; -- ; -- ;
; a[0] ; Output ; -- ; -- ; -- ; -- ;
; c ; Output ; -- ; -- ; -- ; -- ;
+-------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; clkin ; ; ;
+---------------------+-------------------+---------+
+--------------------------------------------------------------------------------------------------+
; Control Signals ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
; add~8 ; LC_X2_Y13_N6 ; 1 ; Clock enable ; no ; -- ; -- ;
; clkin ; PIN_17 ; 5 ; Clock ; yes ; Global clock ; GCLK3 ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
+----------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+----------------------+------------------+
; clkin ; PIN_17 ; 5 ; Global clock ; GCLK3 ;
+-------+----------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------+-------------------------+
; Name ; Fan-Out ;
+-------+-------------------------+
; b[0] ; 6 ;
; b[1] ; 5 ;
; b[2] ; 5 ;
; b[3] ; 4 ;
; add~8 ; 1 ;
; d ; 1 ;
+-------+-------------------------+
+---------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+----------------------+
; C4s ; 3 / 8,840 ( < 1 % ) ;
; Direct links ; 0 / 11,506 ( 0 % ) ;
; Global clocks ; 1 / 8 ( 12 % ) ;
; LAB clocks ; 1 / 156 ( < 1 % ) ;
; LUT chains ; 0 / 2,619 ( 0 % ) ;
; Local interconnects ; 6 / 11,506 ( < 1 % ) ;
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