📄 iis_vhdl.fit.rpt
字号:
; 85 ; 96 ; 2 ; DATAOUT[19] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 86 ; 99 ; 2 ; DATAOUT[6] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 87 ; 100 ; 2 ; DATAOUT[18] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 88 ; 101 ; 2 ; DATAOUT[2] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 89 ; 105 ; 2 ; DATAOUT[11] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 90 ; 106 ; 2 ; DNUM[1] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 91 ; 109 ; 2 ; DNUM[2] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 92 ; 110 ; 2 ; DATAOUT[10] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 93 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 94 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 95 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 96 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 97 ; 111 ; 2 ; DATAOUT[13] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 98 ; 112 ; 2 ; DATAOUT[15] ; output ; LVTTL ; ; Column I/O ; N ; no ; Off ;
; 99 ; 115 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 100 ; 116 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
+----------+------------+----------+-------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |IIS_VHDL ; 564 (41) ; 478 ; 32768 ; 8 ; 38 ; 0 ; 86 (11) ; 192 (0) ; 286 (30) ; 56 (5) ; 50 (1) ; |IIS_VHDL ;
; |sld_hub:sld_hub_inst| ; 107 (25) ; 73 ; 0 ; 0 ; 0 ; 0 ; 34 (18) ; 13 (0) ; 60 (7) ; 5 (0) ; 5 (5) ; |IIS_VHDL|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_ogi:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_ogi:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 2 (2) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 11 (11) ; 9 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 9 (9) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
; |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF ;
; |sld_jtag_state_machine:jtag_state_machine| ; 21 (21) ; 19 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 19 (19) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine ;
; |sld_rom_sr:HUB_INFO_REG| ; 21 (21) ; 9 ; 0 ; 0 ; 0 ; 0 ; 12 (12) ; 0 (0) ; 9 (9) ; 5 (5) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG ;
; |sld_signaltap:IIS_VHDL| ; 416 (73) ; 375 ; 32768 ; 8 ; 0 ; 0 ; 41 (5) ; 179 (33) ; 196 (35) ; 46 (0) ; 44 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL ;
; |altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram| ; 0 (0) ; 0 ; 32768 ; 8 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram ;
; |altsyncram_9mi2:auto_generated| ; 0 (0) ; 0 ; 32768 ; 8 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram|altsyncram_9mi2:auto_generated ;
; |sld_acquisition_buffer:sld_acquisition_buffer_inst| ; 24 (3) ; 21 ; 0 ; 0 ; 0 ; 0 ; 3 (2) ; 10 (0) ; 11 (1) ; 11 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst ;
; |lpm_counter:\write_address_non_zero_gen:write_pointer_counter| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_counter:\write_address_non_zero_gen:write_pointer_counter ;
; |cntr_fgh:auto_generated| ; 11 (11) ; 10 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 10 (10) ; 11 (11) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_counter:\write_address_non_zero_gen:write_pointer_counter|cntr_fgh:auto_generated ;
; |lpm_ff:\gen_non_zero_sample_depth:trigger_address_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_ff:\gen_non_zero_sample_depth:trigger_address_register ;
; |sld_ela_control:ela_control| ; 229 (4) ; 210 ; 0 ; 0 ; 0 ; 0 ; 19 (3) ; 136 (0) ; 74 (1) ; 20 (0) ; 43 (2) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control ;
; |lpm_shiftreg:trigger_config_deserialize| ; 19 (19) ; 19 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 9 (9) ; 10 (10) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|lpm_shiftreg:trigger_config_deserialize ;
; |sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm| ; 160 (0) ; 160 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 127 (0) ; 33 (0) ; 0 (0) ; 32 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm ;
; |lpm_shiftreg:trigger_condition_deserialize| ; 96 (96) ; 96 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 95 (95) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|lpm_shiftreg:trigger_condition_deserialize ;
; |sld_mbpmg:\trigger_modules_gen:0:trigger_match| ; 64 (0) ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 32 (0) ; 32 (0) ; 0 (0) ; 32 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:0:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match|sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:0:sm1 ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:10:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match|sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:10:sm1 ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:11:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match|sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:11:sm1 ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:12:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match|sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:12:sm1 ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:13:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|sld_mbpmg:\trigger_modules_gen:0:trigger_match|sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:13:sm1 ;
; |sld_sbpmg:\gen_sbpmg_pipeline_less_than_two:sm0:14:sm1| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 1 (1) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_⌨️ 快捷键说明
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