📄 iis_vhdl.map.rpt
字号:
; Total logic elements ; 616 ;
; -- Combinational with no register ; 138 ;
; -- Register only ; 244 ;
; -- Combinational with a register ; 234 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 186 ;
; -- 3 input functions ; 95 ;
; -- 2 input functions ; 82 ;
; -- 1 input functions ; 8 ;
; -- 0 input functions ; 1 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 567 ;
; -- arithmetic mode ; 49 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 31 ;
; -- asynchronous clear/load mode ; 275 ;
; ; ;
; Total registers ; 478 ;
; Total logic cells in carry chains ; 56 ;
; I/O pins ; 38 ;
; Total memory bits ; 32768 ;
; Maximum fan-out node ; altera_internal_jtag~TDO ;
; Maximum fan-out ; 302 ;
; Total fan-out ; 3246 ;
; Average fan-out ; 4.72 ;
+---------------------------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |IIS_VHDL ; 616 (42) ; 478 ; 32768 ; 0 ; 38 ; 0 ; 138 (12) ; 244 (1) ; 234 (29) ; 56 (5) ; 0 (0) ; |IIS_VHDL ;
; |sld_hub:sld_hub_inst| ; 112 (30) ; 73 ; 0 ; 0 ; 0 ; 0 ; 39 (23) ; 16 (0) ; 57 (7) ; 5 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_ogi:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_ogi:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 11 (11) ; 9 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 9 (9) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
; |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF ;
; |sld_jtag_state_machine:jtag_state_machine| ; 21 (21) ; 19 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 19 (19) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine ;
; |sld_rom_sr:HUB_INFO_REG| ; 21 (21) ; 9 ; 0 ; 0 ; 0 ; 0 ; 12 (12) ; 0 (0) ; 9 (9) ; 5 (5) ; 0 (0) ; |IIS_VHDL|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG ;
; |sld_signaltap:IIS_VHDL| ; 462 (74) ; 375 ; 32768 ; 0 ; 0 ; 0 ; 87 (6) ; 227 (66) ; 148 (2) ; 46 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL ;
; |altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram| ; 0 (0) ; 0 ; 32768 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram ;
; |altsyncram_9mi2:auto_generated| ; 0 (0) ; 0 ; 32768 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|altsyncram:\stp_non_zero_ram_gen:stp_buffer_ram|altsyncram_9mi2:auto_generated ;
; |sld_acquisition_buffer:sld_acquisition_buffer_inst| ; 24 (3) ; 21 ; 0 ; 0 ; 0 ; 0 ; 3 (2) ; 10 (0) ; 11 (1) ; 11 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst ;
; |lpm_counter:\write_address_non_zero_gen:write_pointer_counter| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_counter:\write_address_non_zero_gen:write_pointer_counter ;
; |cntr_fgh:auto_generated| ; 11 (11) ; 10 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 10 (10) ; 11 (11) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_counter:\write_address_non_zero_gen:write_pointer_counter|cntr_fgh:auto_generated ;
; |lpm_ff:\gen_non_zero_sample_depth:trigger_address_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_acquisition_buffer:sld_acquisition_buffer_inst|lpm_ff:\gen_non_zero_sample_depth:trigger_address_register ;
; |sld_ela_control:ela_control| ; 274 (6) ; 210 ; 0 ; 0 ; 0 ; 0 ; 64 (5) ; 151 (1) ; 59 (0) ; 20 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control ;
; |lpm_shiftreg:trigger_config_deserialize| ; 19 (19) ; 19 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 19 (19) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|lpm_shiftreg:trigger_config_deserialize ;
; |sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm| ; 192 (0) ; 160 ; 0 ; 0 ; 0 ; 0 ; 32 (0) ; 128 (0) ; 32 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm ;
; |lpm_shiftreg:trigger_condition_deserialize| ; 96 (96) ; 96 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 96 (96) ; 0 (0) ; 0 (0) ; 0 (0) ; |IIS_VHDL|sld_signaltap:IIS_VHDL|sld_ela_control:ela_control|sld_ela_basic_multi_level_trigger:\basic_multi_level_mbpm_trigger_gen:multi_level_mbpm|lpm_shiftreg:trigger_condition_deserialize ;
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