time_go.v

来自「用VHDL写的运动计时表程序」· Verilog 代码 · 共 30 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    22:13:39 10/30/2006 
// Design Name: 
// Module Name:    time_go 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module time_going(clk,clr,load,data_sec,data_min,data,out_sec,out_min,out);
input [0:0] clk,clr,load;
input [7:0] data_sec,data_min,data;
output [7:0] out_sec,out_min,out;
wire cin_min,cin;
     time24 hour_24(cin, clr,load, data, out);
     time60 minute_60(cin, cin_min, load, clr, out_min, data_min);
     sec60 second_60(clk, clr, load, data_sec, out_sec, cin_min);
endmodule