_primary.vhd

来自「verilog 编写的pic16c5x时钟模块」· VHDL 代码 · 共 20 行

library verilog;
use verilog.vl_types.all;
entity clkgen is
    generic(
        idle            : integer := 0;
        q1              : integer := 1;
        q2              : integer := 2;
        q3              : integer := 3;
        q4              : integer := 4
    );
    port(
        clk             : in     vl_logic;
        reset           : in     vl_logic;
        clk1            : out    vl_logic;
        clk2            : out    vl_logic;
        clk3            : out    vl_logic;
        clk4            : out    vl_logic
    );
end clkgen;