📄 b8_adder.map.rpt
字号:
; ../h_adder/h_adder.vhd ; yes ; User VHDL File ; E:/JACK/VHDL/h_adder/h_adder.vhd ;
; ../f_adder/f_adder.vhd ; yes ; User VHDL File ; E:/JACK/VHDL/f_adder/f_adder.vhd ;
; b8_adder.vhd ; yes ; User VHDL File ; E:/JACK/VHDL/b8_adder/b8_adder.vhd ;
+----------------------------------+-----------------+-----------------+------------------------------------+
+-----------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------+-------------------------+
; Resource ; Usage ;
+---------------------------------+-------------------------+
; Total logic elements ; 16 ;
; Total combinational functions ; 16 ;
; -- Total 4-input functions ; 0 ;
; -- Total 3-input functions ; 16 ;
; -- Total 2-input functions ; 0 ;
; -- Total 1-input functions ; 0 ;
; -- Total 0-input functions ; 0 ;
; Combinational cells for routing ; 0 ;
; Total registers ; 0 ;
; I/O pins ; 26 ;
; Maximum fan-out node ; f_adder:mo|ior2:m2|z~69 ;
; Maximum fan-out ; 2 ;
; Total fan-out ; 57 ;
; Average fan-out ; 1.36 ;
+---------------------------------+-------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------------------+
; |b8_adder ; 16 (0) ; 0 ; 0 ; 26 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder ;
; |f_adder:m1| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m1 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m1|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m1|ior2:m2 ;
; |f_adder:m2| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m2 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m2|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m2|ior2:m2 ;
; |f_adder:m3| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m3 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m3|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m3|ior2:m2 ;
; |f_adder:m4| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m4 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m4|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m4|ior2:m2 ;
; |f_adder:m5| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m5 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m5|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m5|ior2:m2 ;
; |f_adder:m6| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m6 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m6|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m6|ior2:m2 ;
; |f_adder:m7| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m7 ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m7|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:m7|ior2:m2 ;
; |f_adder:mo| ; 2 (0) ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:mo ;
; |h_adder:m1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:mo|h_adder:m1 ;
; |ior2:m2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |b8_adder|f_adder:mo|ior2:m2 ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 0 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+--------------------------------+
; Analysis & Synthesis Equations ;
+--------------------------------+
The equations can be found in E:/JACK/VHDL/b8_adder/b8_adder.map.eqn.
+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
Info: Processing started: Thu Oct 12 16:22:15 2006
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off b8_adder -c b8_adder
Info: Found 2 design units, including 1 entities, in source file ../ior2/ior2.vhd
Info: Found design unit 1: ior2-ex2
Info: Found entity 1: ior2
Info: Found 2 design units, including 1 entities, in source file ../h_adder/h_adder.vhd
Info: Found design unit 1: h_adder-ex1
Info: Found entity 1: h_adder
Info: Found 2 design units, including 1 entities, in source file ../f_adder/f_adder.vhd
Info: Found design unit 1: f_adder-ex3
Info: Found entity 1: f_adder
Info: Found 2 design units, including 1 entities, in source file b8_adder.vhd
Info: Found design unit 1: b8_adder-ex4
Info: Found entity 1: b8_adder
Info: Elaborating entity "b8_adder" for the top level hierarchy
Info: Elaborating entity "f_adder" for hierarchy "f_adder:mo"
Info: Elaborating entity "h_adder" for hierarchy "f_adder:mo|h_adder:m0"
Info: Elaborating entity "ior2" for hierarchy "f_adder:mo|ior2:m2"
Info: Implemented 42 device resources after synthesis - the final resource count might be different
Info: Implemented 17 input pins
Info: Implemented 9 output pins
Info: Implemented 16 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 0 warnings
Info: Processing ended: Thu Oct 12 16:22:17 2006
Info: Elapsed time: 00:00:03
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