bit_op.v

来自「verilog 的东西好好用的呢」· Verilog 代码 · 共 15 行

module bit_op();

reg [3:0] a, b, c;

initial begin
  a=4'b0011; b=4'b1101; c=4'b1010;

  $display (~a);   //display 4'b1100 = 12
  $display (a&b);  //display 4'b0001 = 1
  $display (a|c);  //display 4'b1011 = 11
  $display (b^c);  //display 4'b0111 = 7
  $display (a^~c); //display 4'b0110 = 6
end
endmodule