half_add.v

来自「verilog 的东西好好用的呢」· Verilog 代码 · 共 12 行

//1-bit half adder
//filename : half_add.v
module half_add(s, cout, a, b);

output s, cout;     // sum and carry out
input  a, b;

assign s = a^ b;
assign cout = a & b;

endmodule