clock.tan.rpt

VHDL实现数字时钟

; tco                                                                         ;
+-------+--------------+------------+-------------------+--------+------------+
; Slack ; Required tco ; Actual tco ; From              ; To     ; From Clock ;
+-------+--------------+------------+-------------------+--------+------------+
; N/A   ; None         ; 18.358 ns  ; sel:inst5|qout[0] ; seg[6] ; clk        ;
; N/A   ; None         ; 18.267 ns  ; sel:inst5|qout[0] ; seg[1] ; clk        ;
; N/A   ; None         ; 18.258 ns  ; sel:inst5|qout[0] ; seg[2] ; clk        ;
; N/A   ; None         ; 18.229 ns  ; sel:inst5|qout[3] ; seg[6] ; clk        ;
; N/A   ; None         ; 18.200 ns  ; sel:inst5|qout[0] ; seg[7] ; clk        ;
; N/A   ; None         ; 18.139 ns  ; sel:inst5|qout[3] ; seg[1] ; clk        ;
; N/A   ; None         ; 18.131 ns  ; sel:inst5|qout[3] ; seg[2] ; clk        ;
; N/A   ; None         ; 18.072 ns  ; sel:inst5|qout[3] ; seg[7] ; clk        ;
; N/A   ; None         ; 18.063 ns  ; sel:inst5|qout[1] ; seg[6] ; clk        ;
; N/A   ; None         ; 18.026 ns  ; sel:inst5|qout[2] ; seg[5] ; clk        ;
; N/A   ; None         ; 17.957 ns  ; sel:inst5|qout[1] ; seg[1] ; clk        ;
; N/A   ; None         ; 17.944 ns  ; sel:inst5|qout[1] ; seg[2] ; clk        ;
; N/A   ; None         ; 17.894 ns  ; sel:inst5|qout[1] ; seg[7] ; clk        ;
; N/A   ; None         ; 17.865 ns  ; sel:inst5|qout[3] ; seg[5] ; clk        ;
; N/A   ; None         ; 17.778 ns  ; sel:inst5|qout[0] ; seg[3] ; clk        ;
; N/A   ; None         ; 17.685 ns  ; sel:inst5|qout[0] ; seg[5] ; clk        ;
; N/A   ; None         ; 17.646 ns  ; sel:inst5|qout[2] ; seg[6] ; clk        ;
; N/A   ; None         ; 17.645 ns  ; sel:inst5|qout[0] ; seg[4] ; clk        ;
; N/A   ; None         ; 17.644 ns  ; sel:inst5|qout[3] ; seg[3] ; clk        ;
; N/A   ; None         ; 17.544 ns  ; sel:inst5|qout[2] ; seg[1] ; clk        ;
; N/A   ; None         ; 17.532 ns  ; sel:inst5|qout[2] ; seg[2] ; clk        ;
; N/A   ; None         ; 17.511 ns  ; sel:inst5|qout[3] ; seg[4] ; clk        ;
; N/A   ; None         ; 17.488 ns  ; sel:inst5|qout[1] ; seg[3] ; clk        ;
; N/A   ; None         ; 17.480 ns  ; sel:inst5|qout[2] ; seg[7] ; clk        ;
; N/A   ; None         ; 17.355 ns  ; sel:inst5|qout[1] ; seg[4] ; clk        ;
; N/A   ; None         ; 17.331 ns  ; sel:inst5|qout[1] ; seg[5] ; clk        ;
; N/A   ; None         ; 17.069 ns  ; sel:inst5|qout[2] ; seg[3] ; clk        ;
; N/A   ; None         ; 16.936 ns  ; sel:inst5|qout[2] ; seg[4] ; clk        ;
; N/A   ; None         ; 16.504 ns  ; sel:inst5|sel[7]  ; sel[7] ; clk        ;
; N/A   ; None         ; 16.493 ns  ; sel:inst5|sel[1]  ; sel[1] ; clk        ;
; N/A   ; None         ; 16.485 ns  ; sel:inst5|sel[0]  ; sel[0] ; clk        ;
; N/A   ; None         ; 15.953 ns  ; sel:inst5|sel[6]  ; sel[6] ; clk        ;
; N/A   ; None         ; 15.931 ns  ; sel:inst5|sel[4]  ; sel[4] ; clk        ;
; N/A   ; None         ; 14.767 ns  ; sel:inst5|sel[5]  ; sel[5] ; clk        ;
; N/A   ; None         ; 14.761 ns  ; sel:inst5|sel[2]  ; sel[2] ; clk        ;
; N/A   ; None         ; 14.761 ns  ; sel:inst5|sel[3]  ; sel[3] ; clk        ;
+-------+--------------+------------+-------------------+--------+------------+


+-------------------------------------------------------------------------------+
; th                                                                            ;
+---------------+-------------+-----------+------+-------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To                ; To Clock ;
+---------------+-------------+-----------+------+-------------------+----------+
; N/A           ; None        ; 9.185 ns  ; rst  ; fen60:inst7|carry ; clk      ;
; N/A           ; None        ; 4.904 ns  ; rst  ; fen60:inst3|carry ; clk      ;
; N/A           ; None        ; 1.646 ns  ; rst  ; fen100:inst2|qout ; clk      ;
; N/A           ; None        ; 1.583 ns  ; rst  ; fen1:inst|qout    ; clk      ;
+---------------+-------------+-----------+------+-------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
    Info: Processing started: Sat Feb 18 10:48:10 2006
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off clock -c clock
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Warning: Found 4 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "fen1:inst|qout" as buffer
    Info: Detected ripple clock "fen60:inst7|carry" as buffer
    Info: Detected ripple clock "fen60:inst3|carry" as buffer
    Info: Detected ripple clock "fen100:inst2|qout" as buffer
Info: Clock "clk" has Internal fmax of 76.27 MHz between source register "fen24:inst4|tem1[3]" and destination register "sel:inst5|qout[3]" (period= 13.111 ns)
    Info: + Longest register to register delay is 5.