test_double3.fit.rpt

DDS锯齿波发生器： 开发平台：maxplus＋FPGA 功能： 输出X路扫屏锯齿波。频率可用键盘精确控制

; 130      ; 106        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 131      ; 107        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 132      ; 108        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 133      ; 109        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 134      ; 110        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 135      ;            ;          ; VCCINT         ; power  ;              ; 1.5V    ; --         ;                 ;
; 136      ;            ; 1        ; GND            ; gnd    ;              ;         ; --         ;                 ;
; 137      ;            ; 2        ; VCCIO2         ; power  ;              ; 3.3V    ; --         ;                 ;
; 138      ;            ; 1        ; GND            ; gnd    ;              ;         ; --         ;                 ;
; 139      ; 111        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 140      ; 112        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 141      ; 113        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 142      ; 114        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 143      ; 115        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
; 144      ; 116        ; 2        ; GND*           ;        ;              ;         ; Column I/O ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+


+------------------------------------------------------------------+
; Output Pin Load For Reported TCO                                 ;
+---------------------+-------+------------------------------------+
; I/O Standard        ; Load  ; Termination Resistance             ;
+---------------------+-------+------------------------------------+
; LVTTL               ; 10 pF ; Not Available                      ;
; LVCMOS              ; 10 pF ; Not Available                      ;
; 2.5 V               ; 10 pF ; Not Available                      ;
; 1.8 V               ; 10 pF ; Not Available                      ;
; 1.5 V               ; 10 pF ; Not Available                      ;
; SSTL-3 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2)                       ;
; LVDS                ; 4 pF  ; 100 Ohm                            ;
; RSDS                ; 0 pF  ; 100 Ohm                            ;
+---------------------+-------+------------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                         ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node               ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name                                                                       ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------------------+
; |test_double3                            ; 106 (0)     ; 80           ; 4096        ; 38   ; 0            ; 26 (0)       ; 20 (0)            ; 60 (0)           ; 29 (0)          ; |test_double3                                                                             ;
;    |BUS_51:inst9|                        ; 50 (50)     ; 43           ; 0           ; 0    ; 0            ; 7 (7)        ; 3 (3)             ; 40 (40)          ; 0 (0)           ; |test_double3|BUS_51:inst9                                                                ;
;    |FREDEVIDER8:inst8|                   ; 6 (2)       ; 5            ; 0           ; 0    ; 0            ; 1 (1)        ; 1 (1)             ; 4 (0)            ; 4 (0)           ; |test_double3|FREDEVIDER8:inst8                                                           ;
;       |lpm_counter:COUNTER_rtl_0|        ; 4 (0)       ; 4            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (0)            ; 4 (0)           ; |test_double3|FREDEVIDER8:inst8|lpm_counter:COUNTER_rtl_0                                 ;
;          |cntr_0b7:auto_generated|       ; 4 (4)       ; 4            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (4)            ; 4 (4)           ; |test_double3|FREDEVIDER8:inst8|lpm_counter:COUNTER_rtl_0|cntr_0b7:auto_generated         ;
;    |generator_accB:inst3|                ; 16 (16)     ; 16           ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; 16 (16)         ; |test_double3|generator_accB:inst3                                                        ;
;    |generator_add:inst4|                 ; 18 (18)     ; 0            ; 0           ; 0    ; 0            ; 18 (18)      ; 0 (0)             ; 0 (0)            ; 9 (9)           ; |test_double3|generator_add:inst4                                                         ;
;    |generator_reg81:inst6|               ; 8 (8)       ; 8            ; 0           ; 0    ; 0            ; 0 (0)        ; 8 (8)             ; 0 (0)            ; 0 (0)           ; |test_double3|generator_reg81:inst6                                                       ;
;    |generator_reg82:inst7|               ; 8 (8)       ; 8            ; 0           ; 0    ; 0            ; 0 (0)        ; 8 (8)             ; 0 (0)            ; 0 (0)           ; |test_double3|generator_reg82:inst7                                                       ;
;    |lpm_rom0:inst|                       ; 0 (0)       ; 0            ; 4096        ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; |test_double3|lpm_rom0:inst                                                               ;
;       |altsyncram:altsyncram_component|  ; 0 (0)       ; 0            ; 4096        ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; |test_double3|lpm_rom0:inst|altsyncram:altsyncram_component                               ;
;          |altsyncram_ccr:auto_generated| ; 0 (0)       ; 0            ; 4096        ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; |test_double3|lpm_rom0:inst|altsyncram:altsyncram_component|altsyncram_ccr:auto_generated ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------------------+


+--------------------------------------------------------------------------------+
; Delay Chain Summary                                                            ;
+-------+----------+---------------+---------------+-----------------------+-----+
; Name  ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------+----------+---------------+---------------+-----------------------+-----+
; P2[4] ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; P2[3] ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; P2[2] ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; P2[1] ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; P2[0] ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; CLK   ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; CS    ; Input    ; ON            ; ON            ; --                    ; --  ;
; WR    ; Input    ; OFF           ; ON            ; --                    ; --  ;
; ALE   ; Input    ; ON            ; ON            ; --                    ; --  ;
; RD    ; Input    ; OFF           ; ON            ; --                    ; --  ;
; XFER  ; Output   ; --            ; --            ; --                    ; --  ;
; DA1CS ; Output   ; --            ; --            ; --                    ; --  ;
; DA2CS ; Output   ; --            ; --            ; --                    ; --  ;
; WRN   ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[7] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[6] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[5] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[4] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[3] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[2] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[1] ; Output   ; --            ; --            ; --                    ; --  ;
; Q1[0] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[7] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[6] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[5] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[4] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[3] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[2] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[1] ; Output   ; --            ; --            ; --                    ; --  ;
; Q2[0] ; Output   ; --            ; --            ; --                    ; --  ;
; P0[7] ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; P0[6] ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; P0[5] ; Bidir    ; ON            ; ON            ; --                    ; --  ;
; P0[4] ; Bidir    ; OFF           ; ON            ; --                    ; --  ;
; P0[3] ; Bidir    ; OFF           ; ON            ; --                    ; --  ;
; P0[2] ; Bidir    ; OFF           ; ON            ; --                    ; --  ;
; P0[1] ; Bidir    ; OFF           ; ON            ; --                    ; --  ;
; P0[0] ; Bidir    ; OFF           ; ON            ; --                    ; --  ;
+-------+----------+---------------+---------------+-----------------------+-----+


+-------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                    ;
+-------------------------------------+-------------------+---------+
; Source Pin / Fanout                 ; Pad To Core Index ; Setting ;
+-------------------------------------+-------------------+---------+
; P2[4]                               ;                   ;         ;
; P2[3]                               ;                   ;         ;
; P2[2]                               ;                   ;         ;
; P2[1]                               ;                   ;         ;
; P2[0]                               ;                   ;         ;
; CLK                                 ;                   ;         ;
; CS                                  ;                   ;         ;
;      - BUS_51:inst9|process2~0      ; 0                 ; ON      ;
;      - BUS_51:inst9|GX              ; 0                 ; ON      ;
;      - BUS_51:inst9|process1~0      ; 0                 ; ON      ;
;      - BUS_51:inst9|RAMTMP2[7]~588  ; 0                 ; ON      ;
;      - BUS_51:inst9|RAMTMP1[7]~603  ; 0                 ; ON      ;
; WR                                  ;                   ;         ;
;      - BUS_51:inst9|process2~0      ; 1                 ; ON      ;
;      - BUS_51:inst9|RAMTMP2[7]~588  ; 1                 ; ON      ;
;      - BUS_51:inst9|RAMTMP1[7]~603  ; 1                 ; ON      ;
; ALE                                 ;                   ;         ;
;      - BUS_51:inst9|LATCH_ADDRES[5] ; 0                 ; ON      ;