📄 more1.v
字号:
/*第一题:
描述多数逻辑电路行为。输入为12位的向量。如果其中1的数量超过0的数量,输出设置为1。
当Data_Ready信号为1时,才对输入数据进行检查。*/
module more1(in,out,data_ready);
input [12:1] in;
input data_ready;
output out;
reg out;
reg [4:1] count,i;
always@(in or data_ready)
begin
if(data_ready==1'b1)
begin
count=4'b0000;
for(i=1;i<=12;i=i+1)
begin
count=count+in[i];
end
out=(count>4'b0110)?1:0;
end
else
out=1'b0;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -