_primary.vhd

来自「这个verilog代码是一个输入输出经典的例子。大家一起参考。」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity and16 is
    port(
        y               : out    vl_logic_vector(15 downto 0);
        in1             : in     vl_logic_vector(15 downto 0)
    );
end and16;