_primary.vhd

来自「这个verilog代码是一个输入输出经典的例子。大家一起参考。」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity mux21 is
    port(
        mo              : out    vl_logic;
        a               : in     vl_logic;
        b               : in     vl_logic;
        s               : in     vl_logic
    );
end mux21;