ddr_cntl_a_mybufg_0.v

来自「arm控制FPGA的DDR测试代码」· Verilog 代码 · 共 42 行

//////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2005 Xilinx, Inc.
// This design is confidential and proprietary of Xilinx, All Rights Reserved.
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  / Vendor: Xilinx
// \   \   \/ Version: 1.6
//  \   \    Application : MIG
//  /   /    Filename: ddr_cntl_a_mybufg_0.v
// /___/   /\ Date Last Modified:  Tue Jul 11 2006
// \   \  /  \ Date Created: Mon May 2 2005
//  \___\/\___\
// Device: Spartan-3/3e
// Design Name: DDR1_S3/S3e
// Description: This module contains the instantiations for BUFG
///////////////////////////////////////////////////////////////////////////////

`timescale 1ns/100ps

module ddr_cntl_a_mybufg_0 (
                I,
                O 
               );

//Input/Output declarations

input I;

output O;



BUFG u1 (O,I);


endmodule