half_clk.v

用verilog编写适中分频器 并且还有测试程序

module half_clk(reset,clk_in,clk_out);
    input clk_in,reset;
    output clk_out;
    reg clk_out;
    
    always @(posedge clk_in)
       begin
           if(!reset) clk_out=1;
           else clk_out=~clk_out;
       end
 endmodule