_primary.vhd

来自「用verilog编写适中分频器 并且还有测试程序」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity half_clk is
    port(
        reset           : in     vl_logic;
        clk_in          : in     vl_logic;
        clk_out         : out    vl_logic
    );
end half_clk;