cpld4gdf00.fit.rpt

用maxplus2实现的一种通用逻辑模块

; 143      ; 2          ; --       ; VCCINT          ; power  ;              ; 5.0V    ;                 ;
; 144      ; 3          ; --       ; UD4             ; bidir  ; TTL          ;         ; Y               ;
; 145      ; 4          ; --       ; UD5             ; bidir  ; TTL          ;         ; Y               ;
; 146      ; 5          ; --       ; UD6             ; bidir  ; TTL          ;         ; Y               ;
; 147      ; 6          ; --       ; UD7             ; bidir  ; TTL          ;         ; Y               ;
; 148      ; 7          ; --       ; GND             ; gnd    ;              ;         ;                 ;
; 149      ; 8          ; --       ; D0              ; bidir  ; TTL          ;         ; Y               ;
; 150      ; 9          ; --       ; D1              ; bidir  ; TTL          ;         ; Y               ;
; 151      ; 10         ; --       ; D2              ; bidir  ; TTL          ;         ; Y               ;
; 152      ; 11         ; --       ; D3              ; bidir  ; TTL          ;         ; Y               ;
; 153      ; 12         ; --       ; D4              ; bidir  ; TTL          ;         ; Y               ;
; 154      ;            ;          ; NC              ;        ;              ;         ;                 ;
; 155      ;            ;          ; NC              ;        ;              ;         ;                 ;
; 156      ;            ;          ; NC              ;        ;              ;         ;                 ;
; 157      ;            ;          ; NC              ;        ;              ;         ;                 ;
; 158      ; 17         ; --       ; D5              ; bidir  ; TTL          ;         ; Y               ;
; 159      ; 18         ; --       ; D6              ; bidir  ; TTL          ;         ; Y               ;
; 160      ; 19         ; --       ; D7              ; bidir  ; TTL          ;         ; Y               ;
+----------+------------+----------+-----------------+--------+--------------+---------+-----------------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                      ;
+----------------------------+------------+------+---------------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name       ;
+----------------------------+------------+------+---------------------------+
; |cpld4gdf00                ; 61         ; 96   ; |cpld4gdf00               ;
;    |74273:69|              ; 8          ; 0    ; |cpld4gdf00|74273:69      ;
;    |74377:94|              ; 4          ; 0    ; |cpld4gdf00|74377:94      ;
;    |u11:109|               ; 8          ; 0    ; |cpld4gdf00|u11:109       ;
;       |u1:94|              ; 7          ; 0    ; |cpld4gdf00|u11:109|u1:94 ;
+----------------------------+------------+------+---------------------------+


+--------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                              ;
+-----------------------+----------+---------+--------------+--------+----------------------+------------------+
; Name                  ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+-----------------------+----------+---------+--------------+--------+----------------------+------------------+
; /PWRONRST             ; PIN_49   ; 9       ; Async. clear ; no     ; --                   ; --               ;
; HOSTRESET             ; PIN_48   ; 9       ; Async. clear ; no     ; --                   ; --               ;
; SWRESET               ; PIN_50   ; 9       ; Async. clear ; no     ; --                   ; --               ;
; TEFREST               ; PIN_51   ; 9       ; Async. clear ; no     ; --                   ; --               ;
; u11:109|u1:94|LCD~4   ; LC51     ; 12      ; Clock        ; no     ; --                   ; --               ;
; u11:109|u1:94|LEDS~29 ; SEXP81   ; 8       ; Clock        ; no     ; --                   ; --               ;
+-----------------------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------------+---------+
; Name                  ; Fan-Out ;
+-----------------------+---------+
; u11:109|u1:94|LCD~4   ; 12      ;
; TEFREST               ; 9       ;
; HOSTRESET             ; 9       ;
; /PWRONRST             ; 9       ;
; SWRESET               ; 9       ;
; u11:109|u1:94|UCS~9   ; 8       ;
; u11:109|u1:94|XFER~40 ; 8       ;
; u11:109|u1:94|LEDS~29 ; 8       ;
; A2                    ; 6       ;
; A3                    ; 6       ;
; A15                   ; 6       ;
; /IOS                  ; 6       ;
; u11:109|u1:94|XFER~38 ; 3       ;
; D7~0                  ; 2       ;
; D6~0                  ; 2       ;
; D5~0                  ; 2       ;
; D4~0                  ; 2       ;
; u11:109|u1:94|UCS~6   ; 2       ;
; RD~7                  ; 1       ;
; RD~6                  ; 1       ;
; RD~5                  ; 1       ;
; RD~4                  ; 1       ;
; RD~3                  ; 1       ;
; RD~2                  ; 1       ;
; RD~1                  ; 1       ;
; RD~0                  ; 1       ;
; K[0]                  ; 1       ;
; K[1]                  ; 1       ;
; K[2]                  ; 1       ;
; K[3]                  ; 1       ;
; K[4]                  ; 1       ;
; K[5]                  ; 1       ;
; K[6]                  ; 1       ;
; K[7]                  ; 1       ;
; SD4                   ; 1       ;
; SD5                   ; 1       ;
; SD6                   ; 1       ;
; SD7                   ; 1       ;
; CAP3/IOPA5            ; 1       ;
; CAP4/QEP3/IOPE7       ; 1       ;
; CAP1/QEP1/IOPA3       ; 1       ;
; CAP2/QEP2/IOPA4       ; 1       ;
; A0                    ; 1       ;
; /STRB                 ; 1       ;
; A1                    ; 1       ;
; A14                   ; 1       ;
; ~VCC~15               ; 1       ;
; ~VCC~14               ; 1       ;
; ~VCC~13               ; 1       ;
; ~VCC~12               ; 1       ;
+-----------------------+---------+


+------------------------------------------------+
; Interconnect Usage Summary                     ;
+----------------------------+-------------------+
; Interconnect Resource Type ; Usage             ;
+----------------------------+-------------------+
; Output enables             ; 3 / 6 ( 50 % )    ;
; PIA buffers                ; 59 / 288 ( 20 % ) ;
; PIAs                       ; 59 / 288 ( 20 % ) ;
+----------------------------+-------------------+


+----------------------------------------------------------------------------+
; LAB External Interconnect                                                  ;
+----------------------------------------------+-----------------------------+