基于FPGA的通用逻辑验证平台

随着ASIC设计规模越来越大，ASIC功能越来越复杂。要保证ASIC功能设计的正确性，验证是一个非常重要的部分。验证的主要目的，就是找出设计中存在的错误。 验证的目标，就是100％的测试ASIC设计中的所有电路，保证每部分电路都是按照期望的工作方式，完成预期芯片功能。验证的方法学很多，到目前为止，还没有一个公认的效率比较高的方法。 验证，可以由软件或硬件完成。用软件进行验证可以进行精确的时序仿真，可以很容易的查看内部信号，但运行速度太慢。一般一个百万门的设计，一次验证所需要的时间可能长达一周。发现错误后重新验证又需要花同样的时间。用硬件来验证能大大缩短验证的周期，但一般只能进行功能验证，不能进行时序验证。由于芯片设计规模急速发展。软件验证的低效率缺点越来越突出。而且由于SoC芯片设计越来越普遍，软硬件协同验证成为新的挑战，FPGA成为满足新验证需求的较好的硬件解决方案。 由于ASIC设计规模大，单片FPGA不能容纳所有ASIC逻辑，只能用多片FPGA互连组成FPGA阵列，共同验证ASIC。一般FPGA阵列的互连方式只适用于特定的一个ASIC设计，这样昂贵的FPGA提高了开发成本，而且重新设计FPGA平台也提高的设计周期和设计风险。因此通用FPGA验证平台成为ASIC验证所急需的平台。 多片FPGA的通用型验证平台还处于起步阶段，其验证方法和工具有还有待研究和发展。到目前为止只有为数不多的几家公司推出了通用FPGA平台产品。这些产品基本采用总线型互连结构或网格型互连结构。这两种结构各有特点。 本文研究了目前通用FPGA验证平台的架构和优缺点，提出了局部总线加系统总线的改进架构。并采用了系统带宽的方法，用于评估通用系统平台性能，且通过实际例子证实了新的架构带来的验证平台性能的提升。并具体描述了平台设计的具体过程。

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