myfifo.map.eqn

VERILOG HDL 实际工控项目源码

--D1L36 is mydram:inst2|Mux~622
--operation mode is normal

D1L36 = !rd_addr[3] & (rd_addr[2] & D1L61 # !rd_addr[2] & D1L41);


--D1_coll_mem[8][10] is mydram:inst2|coll_mem[8][10]
--operation mode is normal

D1_coll_mem[8][10]_lut_out = D1_rdy_reg[10];
D1_coll_mem[8][10] = DFFEA(D1_coll_mem[8][10]_lut_out, g_clk, , , , , );


--D1L46 is mydram:inst2|Mux~623
--operation mode is normal

D1L46 = D1L36 # rd_addr[3] & D1_coll_mem[8][10];


--D1L952 is mydram:inst2|d_out[10]~2425
--operation mode is normal

D1L952 = (E1_dsp_flash_oe # rd_add[14] # !D1L46 # !D1L372) & CASCADE(D1L062);


--D1_coll_mem[5][9] is mydram:inst2|coll_mem[5][9]
--operation mode is normal

D1_coll_mem[5][9]_lut_out = ad_db[9];
D1_coll_mem[5][9] = DFFEA(D1_coll_mem[5][9]_lut_out, g_clk, , , D1L081, , );


--D1_coll_mem[6][9] is mydram:inst2|coll_mem[6][9]
--operation mode is normal

D1_coll_mem[6][9]_lut_out = ad_db[9];
D1_coll_mem[6][9] = DFFEA(D1_coll_mem[6][9]_lut_out, g_clk, , , D1L691, , );


--D1_coll_mem[4][9] is mydram:inst2|coll_mem[4][9]
--operation mode is normal

D1_coll_mem[4][9]_lut_out = ad_db[9];
D1_coll_mem[4][9] = DFFEA(D1_coll_mem[4][9]_lut_out, g_clk, , , D1L461, , );


--D1L91 is mydram:inst2|Mux~310
--operation mode is normal

D1L91 = rd_addr[1] & (rd_addr[0] # D1_coll_mem[6][9]) # !rd_addr[1] & !rd_addr[0] & D1_coll_mem[4][9];


--D1_coll_mem[7][9] is mydram:inst2|coll_mem[7][9]
--operation mode is normal

D1_coll_mem[7][9]_lut_out = ad_db[9];
D1_coll_mem[7][9] = DFFEA(D1_coll_mem[7][9]_lut_out, g_clk, , , D1L212, , );


--D1L02 is mydram:inst2|Mux~311
--operation mode is normal

D1L02 = D1L91 & (D1_coll_mem[7][9] # !rd_addr[0]) # !D1L91 & D1_coll_mem[5][9] & rd_addr[0];


--D1_coll_mem[2][9] is mydram:inst2|coll_mem[2][9]
--operation mode is normal

D1_coll_mem[2][9]_lut_out = ad_db[9];
D1_coll_mem[2][9] = DFFEA(D1_coll_mem[2][9]_lut_out, g_clk, , , D1L231, , );


--D1_coll_mem[1][9] is mydram:inst2|coll_mem[1][9]
--operation mode is normal

D1_coll_mem[1][9]_lut_out = ad_db[9];
D1_coll_mem[1][9] = DFFEA(D1_coll_mem[1][9]_lut_out, g_clk, , , D1L611, , );


--D1_coll_mem[0][9] is mydram:inst2|coll_mem[0][9]
--operation mode is normal

D1_coll_mem[0][9]_lut_out = ad_db[9];
D1_coll_mem[0][9] = DFFEA(D1_coll_mem[0][9]_lut_out, g_clk, , , D1L001, , );


--D1L71 is mydram:inst2|Mux~308
--operation mode is normal

D1L71 = rd_addr[0] & (rd_addr[1] # D1_coll_mem[1][9]) # !rd_addr[0] & !rd_addr[1] & D1_coll_mem[0][9];


--D1_coll_mem[3][9] is mydram:inst2|coll_mem[3][9]
--operation mode is normal

D1_coll_mem[3][9]_lut_out = ad_db[9];
D1_coll_mem[3][9] = DFFEA(D1_coll_mem[3][9]_lut_out, g_clk, , , D1L841, , );


--D1L81 is mydram:inst2|Mux~309
--operation mode is normal

D1L81 = D1L71 & (D1_coll_mem[3][9] # !rd_addr[1]) # !D1L71 & D1_coll_mem[2][9] & rd_addr[1];


--D1L56 is mydram:inst2|Mux~624
--operation mode is normal

D1L56 = !rd_addr[3] & (rd_addr[2] & D1L02 # !rd_addr[2] & D1L81);


--D1_coll_mem[8][9] is mydram:inst2|coll_mem[8][9]
--operation mode is normal

D1_coll_mem[8][9]_lut_out = D1_rdy_reg[9];
D1_coll_mem[8][9] = DFFEA(D1_coll_mem[8][9]_lut_out, g_clk, , , , , );


--D1L66 is mydram:inst2|Mux~625
--operation mode is normal

D1L66 = D1L56 # rd_addr[3] & D1_coll_mem[8][9];


--D1L652 is mydram:inst2|d_out[9]~2426
--operation mode is normal

D1L652 = (E1_dsp_flash_oe # rd_add[14] # !D1L66 # !D1L372) & CASCADE(D1L752);


--D1_coll_mem[5][8] is mydram:inst2|coll_mem[5][8]
--operation mode is normal

D1_coll_mem[5][8]_lut_out = ad_db[8];
D1_coll_mem[5][8] = DFFEA(D1_coll_mem[5][8]_lut_out, g_clk, , , D1L081, , );


--D1_coll_mem[6][8] is mydram:inst2|coll_mem[6][8]
--operation mode is normal

D1_coll_mem[6][8]_lut_out = ad_db[8];
D1_coll_mem[6][8] = DFFEA(D1_coll_mem[6][8]_lut_out, g_clk, , , D1L691, , );


--D1_coll_mem[4][8] is mydram:inst2|coll_mem[4][8]
--operation mode is normal

D1_coll_mem[4][8]_lut_out = ad_db[8];
D1_coll_mem[4][8] = DFFEA(D1_coll_mem[4][8]_lut_out, g_clk, , , D1L461, , );


--D1L32 is mydram:inst2|Mux~314
--operation mode is normal

D1L32 = rd_addr[1] & (rd_addr[0] # D1_coll_mem[6][8]) # !rd_addr[1] & !rd_addr[0] & D1_coll_mem[4][8];


--D1_coll_mem[7][8] is mydram:inst2|coll_mem[7][8]
--operation mode is normal

D1_coll_mem[7][8]_lut_out = ad_db[8];
D1_coll_mem[7][8] = DFFEA(D1_coll_mem[7][8]_lut_out, g_clk, , , D1L212, , );


--D1L42 is mydram:inst2|Mux~315
--operation mode is normal

D1L42 = D1L32 & (D1_coll_mem[7][8] # !rd_addr[0]) # !D1L32 & D1_coll_mem[5][8] & rd_addr[0];


--D1_coll_mem[2][8] is mydram:inst2|coll_mem[2][8]
--operation mode is normal

D1_coll_mem[2][8]_lut_out = ad_db[8];
D1_coll_mem[2][8] = DFFEA(D1_coll_mem[2][8]_lut_out, g_clk, , , D1L231, , );


--D1_coll_mem[1][8] is mydram:inst2|coll_mem[1][8]
--operation mode is normal

D1_coll_mem[1][8]_lut_out = ad_db[8];
D1_coll_mem[1][8] = DFFEA(D1_coll_mem[1][8]_lut_out, g_clk, , , D1L611, , );


--D1_coll_mem[0][8] is mydram:inst2|coll_mem[0][8]
--operation mode is normal

D1_coll_mem[0][8]_lut_out = ad_db[8];
D1_coll_mem[0][8] = DFFEA(D1_coll_mem[0][8]_lut_out, g_clk, , , D1L001, , );


--D1L12 is mydram:inst2|Mux~312
--operation mode is normal

D1L12 = rd_addr[0] & (rd_addr[1] # D1_coll_mem[1][8]) # !rd_addr[0] & !rd_addr[1] & D1_coll_mem[0][8];


--D1_coll_mem[3][8] is mydram:inst2|coll_mem[3][8]
--operation mode is normal

D1_coll_mem[3][8]_lut_out = ad_db[8];
D1_coll_mem[3][8] = DFFEA(D1_coll_mem[3][8]_lut_out, g_clk, , , D1L841, , );


--D1L22 is mydram:inst2|Mux~313
--operation mode is normal

D1L22 = D1L12 & (D1_coll_mem[3][8] # !rd_addr[1]) # !D1L12 & D1_coll_mem[2][8] & rd_addr[1];


--D1L76 is mydram:inst2|Mux~626
--operation mode is normal

D1L76 = !rd_addr[3] & (rd_addr[2] & D1L42 # !rd_addr[2] & D1L22);


--D1_coll_mem[8][8] is mydram:inst2|coll_mem[8][8]
--operation mode is normal

D1_coll_mem[8][8]_lut_out = D1_rdy_reg[8];
D1_coll_mem[8][8] = DFFEA(D1_coll_mem[8][8]_lut_out, g_clk, , , , , );


--D1L86 is mydram:inst2|Mux~627
--operation mode is normal

D1L86 = D1L76 # rd_addr[3] & D1_coll_mem[8][8];


--D1L352 is mydram:inst2|d_out[8]~2427
--operation mode is normal

D1L352 = (E1_dsp_flash_oe # rd_add[14] # !D1L86 # !D1L372) & CASCADE(D1L452);


--D1_coll_mem[5][7] is mydram:inst2|coll_mem[5][7]
--operation mode is normal

D1_coll_mem[5][7]_lut_out = ad_db[7];
D1_coll_mem[5][7] = DFFEA(D1_coll_mem[5][7]_lut_out, g_clk, , , D1L081, , );


--D1_coll_mem[6][7] is mydram:inst2|coll_mem[6][7]
--operation mode is normal

D1_coll_mem[6][7]_lut_out = ad_db[7];
D1_coll_mem[6][7] = DFFEA(D1_coll_mem[6][7]_lut_out, g_clk, , , D1L691, , );


--D1_coll_mem[4][7] is mydram:inst2|coll_mem[4][7]
--operation mode is normal

D1_coll_mem[4][7]_lut_out = ad_db[7];
D1_coll_mem[4][7] = DFFEA(D1_coll_mem[4][7]_lut_out, g_clk, , , D1L461, , );


--D1L72 is mydram:inst2|Mux~318
--operation mode is normal

D1L72 = rd_addr[1] & (rd_addr[0] # D1_coll_mem[6][7]) # !rd_addr[1] & !rd_addr[0] & D1_coll_mem[4][7];


--D1_coll_mem[7][7] is mydram:inst2|coll_mem[7][7]
--operation mode is normal

D1_coll_mem[7][7]_lut_out = ad_db[7];
D1_coll_mem[7][7] = DFFEA(D1_coll_mem[7][7]_lut_out, g_clk, , , D1L212, , );


--D1L82 is mydram:inst2|Mux~319
--operation mode is normal

D1L82 = D1L72 & (D1_coll_mem[7][7] # !rd_addr[0]) # !D1L72 & D1_coll_mem[5][7] & rd_addr[0];


--D1_coll_mem[2][7] is mydram:inst2|coll_mem[2][7]
--operation mode is normal

D1_coll_mem[2][7]_lut_out = ad_db[7];
D1_coll_mem[2][7] = DFFEA(D1_coll_mem[2][7]_lut_out, g_clk, , , D1L231, , );


--D1_coll_mem[1][7] is mydram:inst2|coll_mem[1][7]
--operation mode is normal

D1_coll_mem[1][7]_lut_out = ad_db[7];
D1_coll_mem[1][7] = DFFEA(D1_coll_mem[1][7]_lut_out, g_clk, , , D1L611, , );


--D1_coll_mem[0][7] is mydram:inst2|coll_mem[0][7]
--operation mode is normal

D1_coll_mem[0][7]_lut_out = ad_db[7];
D1_coll_mem[0][7] = DFFEA(D1_coll_mem[0][7]_lut_out, g_clk, , , D1L001, , );


--D1L52 is mydram:inst2|Mux~316
--operation mode is normal

D1L52 = rd_addr[0] & (rd_addr[1] # D1_coll_mem[1][7]) # !rd_addr[0] & !rd_addr[1] & D1_coll_mem[0][7];


--D1_coll_mem[3][7] is mydram:inst2|coll_mem[3][7]
--operation mode is normal

D1_coll_mem[3][7]_lut_out = ad_db[7];
D1_coll_mem[3][7] = DFFEA(D1_coll_mem[3][7]_lut_out, g_clk, , , D1L841, , );


--D1L62 is mydram:inst2|Mux~317
--operation mode is normal

D1L62 = D1L52 & (D1_coll_mem[3][7] # !rd_addr[1]) # !D1L52 & D1_coll_mem[2][7] & rd_addr[1];


--D1L96 is mydram:inst2|Mux~628
--operation mode is normal

D1L96 = !rd_addr[3] & (rd_addr[2] & D1L82 # !rd_addr[2] & D1L62);


--D1_coll_mem[8][7] is mydram:inst2|coll_mem[8][7]
--operation mode is normal

D1_coll_mem[8][7]_lut_out = D1_rdy_reg[7];
D1_coll_mem[8][7] = DFFEA(D1_coll_mem[8][7]_lut_out, g_clk, , , , , );


--D1L07 is mydram:inst2|Mux~629
--operation mode is normal

D1L07 = D1L96 # rd_addr[3] & D1_coll_mem[8][7];


--D1L052 is mydram:inst2|d_out[7]~2428
--operation mode is normal

D1L052 = (E1_dsp_flash_oe # rd_add[14] # !D1L07 # !D1L372) & CASCADE(D1L152);


--D1_coll_mem[5][6] is mydram:inst2|coll_mem[5][6]
--operation mode is normal

D1_coll_mem[5][6]_lut_out = ad_db[6];
D1_coll_mem[5][6] = DFFEA(D1_coll_mem[5][6]_lut_out, g_clk, , , D1L081, , );


--D1_coll_mem[6][6] is mydram:inst2|coll_mem[6][6]
--operation mode is normal

D1_coll_mem[6][6]_lut_out = ad_db[6];
D1_coll_mem[6][6] = DFFEA(D1_coll_mem[6][6]_lut_out, g_clk, , , D1L691, , );


--D1_coll_mem[4][6] is mydram:inst2|coll_mem[4][6]
--operation mode is normal

D1_coll_mem[4][6]_lut_out = ad_db[6];
D1_coll_mem[4][6] = DFFEA(D1_coll_mem[4][6]_lut_out, g_clk, , , D1L461, , );


--D1L13 is mydram:inst2|Mux~322
--operation mode is normal

D1L13 = rd_addr[1] & (rd_addr[0] # D1_coll_mem[6][6]) # !rd_addr[1] & !rd_addr[0] & D1_coll_mem[4][6];


--D1_coll_mem[7][6] is mydram:inst2|coll_mem[7][6]
--operation mode is normal

D1_coll_mem[7][6]_lut_out = ad_db[6];
D1_coll_mem[7][6] = DFFEA(D1_coll_mem[7][6]_lut_out, g_clk, , , D1L212, , );


--D1L23 is mydram:inst2|Mux~323
--operation mode is normal

D1L23 = D1L13 & (D1_coll_mem[7][6] # !rd_addr[0]) # !D1L13 & D1_coll_mem[5][6] & rd_addr[0];


--D1_coll_mem[2][6] is mydram:inst2|coll_mem[2][6]
--operation mode is normal

D1_coll_mem[2][6]_lut_out = ad_db[6];
D1_coll_mem[2][6] = DFFEA(D1_coll_mem[2][6]_lut_out, g_clk, , , D1L231, , );


--D1_coll_mem[1][6] is mydram:inst2|coll_mem[1][6]
--operation mode is normal

D1_coll_mem[1][6]_lut_out = ad_db[6];
D1_coll_mem[1][6] = DFFEA(D1_coll_mem[1][6]_lut_out, g_clk, , , D1L611, , );


--D1_coll_mem[0][6] is mydram:inst2|coll_mem[0][6]
--operation mode is normal

D1_coll_mem[0][6]_lut_out = ad_db[6];
D1_coll_mem[0][6] = DFFEA(D1_coll_mem[0][6]_lut_out, g_clk, , , D1L001, , );


--D1L92 is mydram:inst2|Mux~320
--operation mode is normal

D1L92 = rd_addr[0] & (rd_addr[1] # D1_coll_mem[1][6]) # !rd_addr[0] & !rd_addr[1] & D1_coll_mem[0][6];


--D1_coll_mem[3][6] is mydram:inst2|coll_mem[3][6]
--operation mode is normal

D1_coll_mem[3][6]_lut_out = ad_db[6];
D1_coll_mem[3][6] = DFFEA(D1_coll_mem[3][6]_lut_out, g_clk, , , D1L841, , );


--D1L03 is mydram:inst2|Mux~321
--operation mode is normal

D1L03 = D1L92 & (D1_coll_mem[3][6] # !rd_addr[1]) # !D1L92 & D1_coll_mem[2][6] & rd_addr[1];


--D1L17 is mydram:inst2|Mux~630
--operation mode is normal

D1L17 = !rd_addr[3] & (rd_addr[2] & D1L23 # !rd_addr[2] & D1L03);


--D1_coll_mem[8][6] is mydram:inst2|coll_mem[8][6]
--operation mode is normal

D1_coll_mem[8][6]_lut_out = D1_rdy_reg[6];
D1_coll_mem[8][6] = DFFEA(D1_coll_mem[8][6]_lut_out, g_clk, , , , , );


--D1L27 is mydram:inst2|Mux~631
--operation mode is normal

D1L27 = D1L17 # rd_addr[3] & D1_coll_mem[8][6];


--D1L742 is mydram:inst2|d_out[6]~2429
--operation mode is normal

D1L742 = (E1_dsp_flash_oe # rd_add[14] # !D1L27 # !D1L372) & CASCADE(D1L842);


--D1_coll_mem[5][5] is mydram:inst2|coll_mem[5][5]
--operation mode is normal

D1_coll_mem[5][5]_lut_out = ad_db[5];
D1_coll_mem[5][5] = DFFEA(D1_coll_mem[5][5]_lut_out, g_clk, , , D1L081, , );


--D1_coll_mem[6][5] is mydram:inst2|coll_mem[6][5]
--operation mode is normal

D1_coll_mem[6][5]_lut_out = ad_db[5];
D1_coll_mem[6][5] = DFFEA(D1_coll_mem[6][5]_lut_out, g_clk, , , D1L691, , );


--D1_coll_mem[4][5] is mydram:inst2|coll_mem[4][5]
--operation mode is normal

D1_coll_mem[4][5]_lut_out = ad_d