myfifo.cdf

来自「VERILOG HDL 实际工控项目源码」· CDF 代码 · 共 14 行

/* Quartus II Version 4.1 Build 208 09/10/2004 Service Pack 2 SJ Full Version */
JedecChain;
	FileRevision(JESD32A);
	DefaultMfr(6E);

	P ActionCode(Cfg)
		Device PartName(EPC2) Path("E:/FPGApro/") File("myfifo_epc.jam") MfrSpec(OpMask(7));

ChainEnd;

AlteraBegin;
	ChainType(JTAG);
AlteraEnd;