fifosel_rd.v

来自「用fpga实现isp接口的源码」· Verilog 代码 · 共 13 行

module FIFOSEL_RD(addr,fifosel,ecs);

input[11:0] addr;
input ecs;

output fifosel;
wire tempa;

assign fifosel=((~ecs)&tempa);

assign tempa=(addr[11:5]==7'b0000000)?1'b1:1'b0;

endmodule