ram_wr.v

来自「用fpga实现isp接口的源码」· Verilog 代码 · 共 13 行

module RAM_WR(addr,ramsel,ecs);

input[11:0] addr;
input ecs;

output ramsel;
wire tempa;

assign ramsel=((~ecs)&tempa);

assign tempa=(addr[11:6]==7'b100000)?1'b1:1'b0;  //0x800~0x81f

endmodule