📄 i2c.tan.rpt
字号:
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[14] ; cnt_delay[19] ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[15] ; cnt_delay[19] ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[16] ; cnt_delay[19] ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[17] ; cnt_delay[19] ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; cnt_delay[18] ; cnt_delay[19] ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; link ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; phase3 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; inner_state~115 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; inner_state~114 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; phase1 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; inner_state~115 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; inner_state~113 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; i2c_state~52 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 1.222 ns ; 47.62 MHz ( period = 21.000 ns ) ; main_state~65 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 16.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; inner_state~113 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state~52 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; inner_state~112 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; main_state~65 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; main_state~66 ; inner_state~113 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; inner_state~114 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state~51 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; i2c_state~50 ; inner_state~114 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; main_state~65 ; inner_state~115 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 7.222 ns ; 66.67 MHz ( period = 15.000 ns ) ; main_state~66 ; inner_state~115 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 10.000 ns ;
; 8.222 ns ; 71.43 MHz ( period = 14.000 ns ) ; sda_buf ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 9.000 ns ;
; 8.222 ns ; 71.43 MHz ( period = 14.000 ns ) ; phase1 ; main_state~66 ; clk ; clk ; 22.222 ns ; 17.222 ns ; 9.000 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; 5.000 ns ; main_state~66 ; writeData_reg[3] ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; sda_buf ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; phase1 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; phase3 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; inner_state~114 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; inner_state~113 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; i2c_state~52 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; i2c_state~51 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; i2c_state~50 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; inner_state~112 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; main_state~65 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; main_state~66 ; main_state~66 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; i2c_state~52 ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; i2c_state~51 ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; inner_state~112 ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[19] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[0] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[1] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[2] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[3] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[4] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[5] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[6] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[7] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[8] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[9] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[10] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[11] ; main_state~65 ; clk ; clk ; 0.000 ns ; 3.000 ns ; 8.000 ns ;
; 5.000 ns ; cnt_delay[12] ; main_state~65 ; ⌨️ 快捷键说明
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