vhi.v

来自「简单的8位CPU」· Verilog 代码 · 共 10 行

V
10 行
字号 
`resetall
`timescale 1 ns / 1 ps
`celldefine
module VHI ( Z );
    output Z ;
  supply1 VSS;
  buf (Z , VSS);
endmodule 
`endcelldefine

vhi.v - 源码说明

本页面展示了「简单的8位CPU」中的 vhi.v 源码文件，采用 Verilog 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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