and2.v

来自「简单的8位CPU」· Verilog 代码 · 共 17 行

`resetall
`timescale 1 ns / 1 ps

`celldefine

module AND2 (A, B, Z);

  input A, B ;
  output Z;

  and (Z, A, B);


endmodule

`endcelldefine