phase_test.fit.rpt

verilog编写基于fpga的鉴相器模块

; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/fpga test/校赛(1) 鉴相/phase_test/phase_test.pin.


+-------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                 ;
+---------------------------------------------+---------------------------------+
; Resource                                    ; Usage                           ;
+---------------------------------------------+---------------------------------+
; Total logic elements                        ; 118 / 5,980 ( 2 % )             ;
;     -- Combinational with no register       ; 17                              ;
;     -- Register only                        ; 32                              ;
;     -- Combinational with a register        ; 69                              ;
;                                             ;                                 ;
; Logic element usage by number of LUT inputs ;                                 ;
;     -- 4 input functions                    ; 14                              ;
;     -- 3 input functions                    ; 33                              ;
;     -- 2 input functions                    ; 37                              ;
;     -- 1 input functions                    ; 24                              ;
;     -- 0 input functions                    ; 10                              ;
;                                             ;                                 ;
; Logic elements by mode                      ;                                 ;
;     -- normal mode                          ; 72                              ;
;     -- arithmetic mode                      ; 46                              ;
;     -- qfbk mode                            ; 0                               ;
;     -- register cascade mode                ; 0                               ;
;     -- synchronous clear/load mode          ; 58                              ;
;     -- asynchronous clear/load mode         ; 0                               ;
;                                             ;                                 ;
; Total LABs                                  ; 14 / 598 ( 2 % )                ;
; Logic elements in carry chains              ; 48                              ;
; User inserted logic elements                ; 0                               ;
; Virtual pins                                ; 0                               ;
; I/O pins                                    ; 54 / 185 ( 29 % )               ;
;     -- Clock pins                           ; 2 / 2 ( 100 % )                 ;
; Global signals                              ; 3                               ;
; M4Ks                                        ; 0 / 20 ( 0 % )                  ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )              ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )              ;
; PLLs                                        ; 1 / 2 ( 50 % )                  ;
; Global clocks                               ; 3 / 8 ( 38 % )                  ;
; Maximum fan-out node                        ; clk                             ;
; Maximum fan-out                             ; 53                              ;
; Highest non-global fan-out signal           ; phase_test:inst|COUNTNUM[31]~32 ;
; Highest non-global fan-out                  ; 32                              ;
; Total fan-out                               ; 546                             ;
; Average fan-out                             ; 3.12                            ;
+---------------------------------------------+---------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                         ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name         ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk          ; 28    ; 1        ; 0            ; 12           ; 2           ; 53                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; cs_phase     ; 102   ; 4        ; 26           ; 0            ; 2           ; 23                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[0]    ; 138   ; 3        ; 35           ; 7            ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[10]   ; 107   ; 4        ; 28           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[11]   ; 140   ; 3        ; 35           ; 8            ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[12]   ; 114   ; 4        ; 30           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[13]   ; 104   ; 4        ; 26           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[14]   ; 152   ; 3        ; 35           ; 12           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; gatein[15]   ; 108   ; 4        ; 30           ; 0            ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;