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📄 lab1.hier_info

📁 如何如何使用verilog Hdl以及如何使其在FPGA开发板上实现
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|Lab1
in1 => and_inst.IN0
in1 => or_inst.IN0
in2 => and_inst.IN1
in2 => or_inst.IN1
out1 <= or_inst.DB_MAX_OUTPUT_PORT_TYPE
out2 <= and_inst.DB_MAX_OUTPUT_PORT_TYPE


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