lab1.v

来自「如何如何使用verilog Hdl以及如何使其在FPGA开发板上实现」· Verilog 代码 · 共 10 行

module Lab1(in1,in2,out1,out2);
input in1;
input in2;
output out1;
output out2;

or or_inst(out1,in1,in2);
and and_inst(out2,in1,in2);

endmodule