maincontrol.hier_info

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

|maincontrol
SW3 => Function[1].CLK
SW3 => Function[0].CLK
SW3 => Timepiece_EN~reg0.CLK
SW3 => TimeSet_EN~reg0.CLK
SW3 => Stopwatch_EN~reg0.CLK
SW3 => Alarmclock_EN~reg0.CLK
SW3 => Date_EN~reg0.CLK
SW3 => DateSet_EN~reg0.CLK
SW3 => Function[2].CLK
Timepiece_EN <= Timepiece_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE
TimeSet_EN <= TimeSet_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE
Stopwatch_EN <= Stopwatch_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE
Alarmclock_EN <= Alarmclock_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE
Date_EN <= Date_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE
DateSet_EN <= DateSet_EN~reg0.DB_MAX_OUTPUT_PORT_TYPE