maincontrol.fit.rpt

来自「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」· RPT 代码 · 共 345 行 · 第 1/2 页

; 7        ; 6          ; --       ; +TDI           ; input  ; TTL          ;         ; N               ;
; 8        ; 7          ; --       ; DateSet_EN     ; output ; TTL          ;         ; N               ;
; 9        ; 8          ; --       ; TimeSet_EN     ; output ; TTL          ;         ; N               ;
; 10       ; 9          ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 11       ; 10         ; --       ; Alarmclock_EN  ; output ; TTL          ;         ; N               ;
; 12       ; 11         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 13       ; 12         ; --       ; +TMS           ; input  ; TTL          ;         ; N               ;
; 14       ; 13         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 15       ; 14         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 16       ; 15         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 17       ; 16         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 18       ; 17         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 19       ; 18         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 20       ; 19         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 21       ; 20         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 22       ; 21         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 23       ; 22         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 24       ; 23         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 25       ; 24         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 26       ; 25         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 27       ; 26         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 28       ; 27         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 29       ; 28         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 30       ; 29         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 31       ; 30         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 32       ; 31         ; --       ; +TCK           ; input  ; TTL          ;         ; N               ;
; 33       ; 32         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 34       ; 33         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 35       ; 34         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 36       ; 35         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 37       ; 36         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 38       ; 37         ; --       ; *TDO           ; output ; TTL          ;         ; N               ;
; 39       ; 38         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 40       ; 39         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 41       ; 40         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 42       ; 41         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 43       ; 42         ; --       ; SW3            ; input  ; TTL          ;         ; N               ;
; 44       ; 43         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 1                    ; 0                 ; 0                 ; 1     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; SW3  ; 43    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+----------------------------------------------+
; Output Pin Default Load For Reported TCO     ;
+--------------+------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+------+------------------------+
; TTL          ; 0 pF ; Not Available          ;
+--------------+------+------------------------+


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |maincontrol               ; 9          ; 11   ; |maincontrol        ;
+----------------------------+------------+------+---------------------+


+--------------------------------------------------------------------------------------+
; Control Signals                                                                      ;
+------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+-------+--------+----------------------+------------------+
; SW3  ; PIN_43   ; 9       ; Clock ; yes    ; On                   ; --               ;
+------+----------+---------+-------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; SW3  ; PIN_43   ; 9       ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------+------------+
; Name               ; Fan-Out    ;
+--------------------+------------+
; Function[2]        ; 9          ;
; Function[1]        ; 9          ;
; Function[0]        ; 9          ;
; Alarmclock_EN~reg0 ; 1          ;
; TimeSet_EN~reg0    ; 1          ;
; DateSet_EN~reg0    ; 1          ;
; Date_EN~reg0       ; 1          ;
; Stopwatch_EN~reg0  ; 1          ;
; Timepiece_EN~reg0  ; 1          ;
+--------------------+------------+


+---------------------------------------------+
; Interconnect Usage Summary                  ;
+----------------------------+----------------+
; Interconnect Resource Type ; Usage          ;
+----------------------------+----------------+
; Output enables             ; 0 / 6 ( 0 % )  ;
; PIA buffers                ; 3 / 72 ( 4 % ) ;
+----------------------------+----------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 4.50) ; Number of LABs  (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 1                           ;
; 1                                      ; 0                           ;
; 2                                      ; 0                           ;
; 3                                      ; 0                           ;
; 4                                      ; 0                           ;
; 5                                      ; 0                           ;
; 6                                      ; 0                           ;
; 7                                      ; 0                           ;
; 8                                      ; 0                           ;
; 9                                      ; 1                           ;
+----------------------------------------+-----------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection                                                                                                                                                                                      ;
+-----+------------+--------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input                                      ; Output                                                                                                                                          ;
+-----+------------+--------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+
;  A  ; LC15       ; SW3, Function[1], Function[2], Function[0] ; Function[0], Function[1], Function[2], Timepiece_EN~reg0, Stopwatch_EN~reg0, Date_EN~reg0, DateSet_EN~reg0, TimeSet_EN~reg0, Alarmclock_EN~reg0 ;
;  A  ; LC8        ; SW3, Function[2], Function[1], Function[0] ; Function[0], Function[1], Function[2], Timepiece_EN~reg0, Stopwatch_EN~reg0, Date_EN~reg0, DateSet_EN~reg0, TimeSet_EN~reg0, Alarmclock_EN~reg0 ;
;  A  ; LC4        ; SW3, Function[1], Function[2], Function[0] ; Function[0], Function[1], Function[2], Timepiece_EN~reg0, Stopwatch_EN~reg0, Date_EN~reg0, DateSet_EN~reg0, TimeSet_EN~reg0, Alarmclock_EN~reg0 ;
;  A  ; LC1        ; SW3, Function[2], Function[1], Function[0] ; Timepiece_EN                                                                                                                                    ;
;  A  ; LC2        ; SW3, Function[2], Function[1], Function[0] ; Stopwatch_EN                                                                                                                                    ;
;  A  ; LC3        ; SW3, Function[2], Function[1], Function[0] ; Date_EN                                                                                                                                         ;
;  A  ; LC5        ; SW3, Function[2], Function[1], Function[0] ; DateSet_EN                                                                                                                                      ;
;  A  ; LC6        ; SW3, Function[1], Function[2], Function[0] ; TimeSet_EN                                                                                                                                      ;
;  A  ; LC7        ; SW3, Function[1], Function[2], Function[0] ; Alarmclock_EN                                                                                                                                   ;
+-----+------------+--------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
    Info: Processing started: Sat Jul 15 14:59:22 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off maincontrol -c maincontrol
Info: Automatically selected device EPM7032SLC44-5 for design maincontrol
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Processing ended: Sat Jul 15 14:59:23 2006
    Info: Elapsed time: 00:00:02