autodate.hier_info

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

|autodate
EN1 => day0[3]~reg0.CLK
EN1 => day0[2]~reg0.CLK
EN1 => day0[1]~reg0.CLK
EN1 => day0[0]~reg0.CLK
EN1 => day1[3]~reg0.CLK
EN1 => day1[2]~reg0.CLK
EN1 => day1[1]~reg0.CLK
EN1 => day1[0]~reg0.CLK
EN1 => month0[3]~reg0.CLK
EN1 => month0[2]~reg0.CLK
EN1 => month0[1]~reg0.CLK
EN1 => month0[0]~reg0.CLK
EN1 => month1[3]~reg0.CLK
EN1 => month1[2]~reg0.CLK
EN1 => month1[1]~reg0.CLK
EN1 => month1[0]~reg0.CLK
EN1 => EO1~reg0.CLK
EN2 => always0~0.IN0
month1[0] <= month1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month1[1] <= month1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month1[2] <= month1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month1[3] <= month1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month0[0] <= month0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month0[1] <= month0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month0[2] <= month0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month0[3] <= month0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day1[0] <= day1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day1[1] <= day1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day1[2] <= day1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day1[3] <= day1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day0[0] <= day0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day0[1] <= day0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day0[2] <= day0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day0[3] <= day0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
EO1 <= EO1~reg0.DB_MAX_OUTPUT_PORT_TYPE