📄 datecontrol.tan.rpt
字号:
; N/A ; None ; -0.400 ns ; auto_month0[0] ; month0[0]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month0[1] ; month0[1]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month0[1] ; month0[1]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month0[2] ; month0[2]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month0[2] ; month0[2]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month0[3] ; month0[3]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month0[3] ; month0[3]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month1[0] ; month1[0]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month1[0] ; month1[0]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month1[1] ; month1[1]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month1[1] ; month1[1]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; set_month1[2] ; month1[2]~reg0 ; clk ;
; N/A ; None ; -0.400 ns ; auto_month1[2] ; month1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; day0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; disp_select[5]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; disp_select[4]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; disp_select[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; month1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; Date_EN ; disp_select[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; day0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; disp_select[5]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; disp_select[4]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; disp_select[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; month1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN2 ; disp_select[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day1[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day1[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day1[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day0[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day0[2]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day0[1]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; day0[0]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; disp_select[5]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; disp_select[4]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; disp_select[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; month1[3]~reg0 ; clk ;
; N/A ; None ; -0.700 ns ; EN1 ; disp_select[2]~reg0 ; clk ;
+---------------+-------------+-----------+----------------+---------------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Thu Jul 13 20:12:46 2006
Info: Command: quartus_tan --import_settings_files=off --export_settings_files=off datecontrol -c datecontrol
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: Clock "clk" has Internal fmax of 175.44 MHz between source register "disp_select[2]~reg0" and destination register "disp_select[2]~reg0" (period= 5.7 ns)
Info: + Longest register to register delay is 3.700 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: 2: + IC(1.100 ns) + CELL(2.600 ns) = 3.700 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: Total cell delay = 2.600 ns ( 70.27 % )
Info: Total interconnect delay = 1.100 ns ( 29.73 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "clk" to destination register is 1.800 ns
Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_87; Fanout = 20; CLK Node = 'clk'
Info: 2: + IC(0.000 ns) + CELL(0.500 ns) = 1.800 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: Total cell delay = 1.800 ns ( 100.00 % )
Info: - Longest clock path from clock "clk" to source register is 1.800 ns
Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_87; Fanout = 20; CLK Node = 'clk'
Info: 2: + IC(0.000 ns) + CELL(0.500 ns) = 1.800 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: Total cell delay = 1.800 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 1.200 ns
Info: + Micro setup delay of destination is 0.800 ns
Info: tsu for register "month1[2]~reg0" (data pin = "Date_EN", clock pin = "clk") is 3.200 ns
Info: + Longest pin to register delay is 4.200 ns
Info: 1: + IC(0.000 ns) + CELL(0.200 ns) = 0.200 ns; Loc. = PIN_85; Fanout = 55; PIN Node = 'Date_EN'
Info: 2: + IC(1.400 ns) + CELL(2.600 ns) = 4.200 ns; Loc. = LC53; Fanout = 3; REG Node = 'month1[2]~reg0'
Info: Total cell delay = 2.800 ns ( 66.67 % )
Info: Total interconnect delay = 1.400 ns ( 33.33 % )
Info: + Micro setup delay of destination is 0.800 ns
Info: - Shortest clock path from clock "clk" to destination register is 1.800 ns
Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_87; Fanout = 20; CLK Node = 'clk'
Info: 2: + IC(0.000 ns) + CELL(0.500 ns) = 1.800 ns; Loc. = LC53; Fanout = 3; REG Node = 'month1[2]~reg0'
Info: Total cell delay = 1.800 ns ( 100.00 % )
Info: tco from clock "clk" to destination pin "disp_select[2]" through register "disp_select[2]~reg0" is 3.200 ns
Info: + Longest clock path from clock "clk" to source register is 1.800 ns
Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_87; Fanout = 20; CLK Node = 'clk'
Info: 2: + IC(0.000 ns) + CELL(0.500 ns) = 1.800 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: Total cell delay = 1.800 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 1.200 ns
Info: + Longest register to pin delay is 0.200 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC3; Fanout = 2; REG Node = 'disp_select[2]~reg0'
Info: 2: + IC(0.000 ns) + CELL(0.200 ns) = 0.200 ns; Loc. = PIN_12; Fanout = 0; PIN Node = 'disp_select[2]'
Info: Total cell delay = 0.200 ns ( 100.00 % )
Info: th for register "month1[3]~reg0" (data pin = "set_month1[3]", clock pin = "clk") is -0.400 ns
Info: + Longest clock path from clock "clk" to destination register is 1.800 ns
Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_87; Fanout = 20; CLK Node = 'clk'
Info: 2: + IC(0.000 ns) + CELL(0.500 ns) = 1.800 ns; Loc. = LC33; Fanout = 3; REG Node = 'month1[3]~reg0'
Info: Total cell delay = 1.800 ns ( 100.00 % )
Info: + Micro hold delay of destination is 1.700 ns
Info: - Shortest pin to register delay is 3.900 ns
Info: 1: + IC(0.000 ns) + CELL(0.200 ns) = 0.200 ns; Loc. = PIN_57; Fanout = 2; PIN Node = 'set_month1[3]'
Info: 2: + IC(1.100 ns) + CELL(2.600 ns) = 3.900 ns; Loc. = LC33; Fanout = 3; REG Node = 'month1[3]~reg0'
Info: Total cell delay = 2.800 ns ( 71.79 % )
Info: Total interconnect delay = 1.100 ns ( 28.21 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Thu Jul 13 20:12:47 2006
Info: Elapsed time: 00:00:01
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -