datecontrol.tan.rpt

来自「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」· RPT 代码 · 共 433 行 · 第 1/3 页

RPT
433 行
字号
123
; N/A   ; None         ; 3.200 ns   ; Date_EN        ; month1[3]~reg0      ; clk      ;
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; N/A   ; None         ; 2.900 ns   ; auto_month1[1] ; month1[1]~reg0      ; clk      ;
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; N/A   ; None         ; 2.900 ns   ; auto_month1[2] ; month1[2]~reg0      ; clk      ;
+-------+--------------+------------+----------------+---------------------+----------+


+---------------------------------------------------------------------------------------+
; tco                                                                                   ;
+-------+--------------+------------+---------------------+----------------+------------+
; Slack ; Required tco ; Actual tco ; From                ; To             ; From Clock ;
+-------+--------------+------------+---------------------+----------------+------------+
; N/A   ; None         ; 3.200 ns   ; disp_select[2]~reg0 ; disp_select[2] ; clk        ;
; N/A   ; None         ; 3.200 ns   ; disp_select[3]~reg0 ; disp_select[3] ; clk        ;
; N/A   ; None         ; 3.200 ns   ; disp_select[4]~reg0 ; disp_select[4] ; clk        ;
; N/A   ; None         ; 3.200 ns   ; disp_select[5]~reg0 ; disp_select[5] ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day0[0]~reg0        ; day0[0]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day0[1]~reg0        ; day0[1]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day0[2]~reg0        ; day0[2]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day0[3]~reg0        ; day0[3]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day1[0]~reg0        ; day1[0]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day1[1]~reg0        ; day1[1]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day1[2]~reg0        ; day1[2]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; day1[3]~reg0        ; day1[3]        ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month0[0]~reg0      ; month0[0]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month0[1]~reg0      ; month0[1]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month0[2]~reg0      ; month0[2]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month0[3]~reg0      ; month0[3]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month1[0]~reg0      ; month1[0]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month1[1]~reg0      ; month1[1]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month1[2]~reg0      ; month1[2]      ; clk        ;
; N/A   ; None         ; 3.200 ns   ; month1[3]~reg0      ; month1[3]      ; clk        ;
+-------+--------------+------------+---------------------+----------------+------------+


+-------------------------------------------------------------------------------------------+
; th                                                                                        ;
+---------------+-------------+-----------+----------------+---------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From           ; To                  ; To Clock ;
+---------------+-------------+-----------+----------------+---------------------+----------+
; N/A           ; None        ; -0.400 ns ; set_month1[3]  ; month1[3]~reg0      ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_month1[3] ; month1[3]~reg0      ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[0]  ; disp_select[5]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[0]  ; disp_select[4]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[0]  ; disp_select[3]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[0]  ; disp_select[2]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[1]  ; disp_select[5]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[1]  ; disp_select[4]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[1]  ; disp_select[3]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; disp_drive[1]  ; disp_select[2]~reg0 ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_day0[0]    ; day0[0]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_day0[0]   ; day0[0]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_day0[1]    ; day0[1]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_day0[1]   ; day0[1]~reg0        ; clk      ;
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; N/A           ; None        ; -0.400 ns ; auto_day0[2]   ; day0[2]~reg0        ; clk      ;
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; N/A           ; None        ; -0.400 ns ; auto_day1[0]   ; day1[0]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_day1[1]    ; day1[1]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_day1[1]   ; day1[1]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_day1[2]    ; day1[2]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_day1[2]   ; day1[2]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_day1[3]    ; day1[3]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; auto_day1[3]   ; day1[3]~reg0        ; clk      ;
; N/A           ; None        ; -0.400 ns ; set_month0[0]  ; month0[0]~reg0      ; clk      ;
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datecontrol.tan.rpt - 源码说明

本页面展示了「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」中的 datecontrol.tan.rpt 源码文件，采用 RPT 编程语言编写，共 433 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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