setdate.hier_info

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

|setdate
EN2 => disp_drive~2.OUTPUTSELECT
EN2 => disp_drive~3.OUTPUTSELECT
SW1 => disp_drive[0]~reg0.CLK
SW1 => disp_drive[1]~reg0.CLK
SW2 => month_set1[2]~reg0.CLK
SW2 => month_set1[1]~reg0.CLK
SW2 => month_set1[0]~reg0.CLK
SW2 => month_set0[3]~reg0.CLK
SW2 => month_set0[2]~reg0.CLK
SW2 => month_set0[1]~reg0.CLK
SW2 => month_set0[0]~reg0.CLK
SW2 => day_set1[3]~reg0.CLK
SW2 => day_set1[2]~reg0.CLK
SW2 => day_set1[1]~reg0.CLK
SW2 => day_set1[0]~reg0.CLK
SW2 => day_set0[3]~reg0.CLK
SW2 => day_set0[2]~reg0.CLK
SW2 => day_set0[1]~reg0.CLK
SW2 => day_set0[0]~reg0.CLK
SW2 => month_set1[3]~reg0.CLK
disp_drive[0] <= disp_drive[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
disp_drive[1] <= disp_drive[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set1[0] <= month_set1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set1[1] <= month_set1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set1[2] <= month_set1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set1[3] <= month_set1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set0[0] <= month_set0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set0[1] <= month_set0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set0[2] <= month_set0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
month_set0[3] <= month_set0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set1[0] <= day_set1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set1[1] <= day_set1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set1[2] <= day_set1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set1[3] <= day_set1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set0[0] <= day_set0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set0[1] <= day_set0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set0[2] <= day_set0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
day_set0[3] <= day_set0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE