disp_data_mux.fit.rpt

来自「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」· RPT 代码 · 共 556 行 · 第 1/5 页

; 99       ; 10         ; --       ; day0[0]                   ; input  ; TTL          ;         ; N               ;
; 100      ; 11         ; --       ; hour1[3]                  ; input  ; TTL          ;         ; N               ;
+----------+------------+----------+---------------------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 2                    ; 0                 ; 0                 ; 2     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------------+
; Dedicated Inputs I/O                                                     ;
+------------+-------+-------+-------+--------------+------------+---------+
; Name       ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------------+-------+-------+-------+--------------+------------+---------+
; minute1[1] ; 87    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
; second1[0] ; 88    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |disp_data_mux             ; 39         ; 81   ; |disp_data_mux      ;
+----------------------------+------------+------+---------------------+


+-------------------------------------+
; Non-Global High Fan-Out Signals     ;
+---------------------------+---------+
; Name                      ; Fan-Out ;
+---------------------------+---------+
; Stopwatch_EN              ; 33      ;
; TimeSet_EN                ; 33      ;
; Timepiece_EN              ; 33      ;
; Alarmclock_EN             ; 29      ;
; time_disp_select[0]       ; 13      ;
; time_disp_select[1]       ; 13      ;
; time_disp_select[2]       ; 13      ;
; time_disp_select[3]       ; 13      ;
; time_disp_select[4]       ; 13      ;
; time_disp_select[5]       ; 13      ;
; DateSet_EN                ; 11      ;
; Date_EN                   ; 11      ;
; always0~45sexp            ; 10      ;
; alarmclock_disp_select[0] ; 9       ;
; alarmclock_disp_select[1] ; 9       ;
; alarmclock_disp_select[2] ; 9       ;
; alarmclock_disp_select[3] ; 9       ;
; alarmclock_disp_select[4] ; 9       ;
; alarmclock_disp_select[5] ; 9       ;
; Data[1]~2856              ; 8       ;
; Data[2]~2852              ; 8       ;
; Data[0]~2848              ; 8       ;
; Data[3]~2844              ; 8       ;
; date_disp_select[0]       ; 5       ;
; date_disp_select[1]       ; 5       ;
; date_disp_select[2]       ; 5       ;
; date_disp_select[3]       ; 5       ;
; date_disp_select[4]       ; 5       ;
; date_disp_select[5]       ; 5       ;
; second0[0]                ; 2       ;
; second0[1]                ; 2       ;
; second0[2]                ; 2       ;
; second0[3]                ; 2       ;
; second1[0]                ; 2       ;
; second1[1]                ; 2       ;
; second1[2]                ; 2       ;
; second1[3]                ; 2       ;
; minute0[0]                ; 2       ;
; minute0[1]                ; 2       ;
; minute0[2]                ; 2       ;
; minute0[3]                ; 2       ;
; minute1[0]                ; 2       ;
; minute1[1]                ; 2       ;
; minute1[2]                ; 2       ;
; minute1[3]                ; 2       ;
; hour0[0]                  ; 2       ;
; hour0[1]                  ; 2       ;
; hour0[2]                  ; 2       ;
; hour0[3]                  ; 2       ;
; hour1[0]                  ; 2       ;
+---------------------------+---------+


+-------------------------------------------------+
; Interconnect Usage Summary                      ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage              ;
+----------------------------+--------------------+
; Output enables             ; 0 / 6 ( 0 % )      ;
; PIA buffers                ; 154 / 288 ( 53 % ) ;
; PIAs                       ; 158 / 288 ( 54 % ) ;
+----------------------------+--------------------+