fdiv.hier_info

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

|fdiv
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clk => CNT1[28].CLK
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clk => f200hz~reg0.CLK
clk => CNT1[31].CLK
f200hz <= f200hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f60hz <= f60hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f1hz <= f1hz~reg0.DB_MAX_OUTPUT_PORT_TYPE