fdiv.hier_info

来自「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」· HIER_INFO 代码 · 共 40 行

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clk => CNT1[30].CLK
clk => CNT1[29].CLK
clk => CNT1[28].CLK
clk => CNT1[27].CLK
clk => CNT1[26].CLK
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clk => CNT1[21].CLK
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clk => CNT1[0].CLK
clk => f200hz~reg0.CLK
clk => CNT1[31].CLK
f200hz <= f200hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f60hz <= f60hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f1hz <= f1hz~reg0.DB_MAX_OUTPUT_PORT_TYPE