disp_select.v

来自「基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码」· Verilog 代码 · 共 11 行

module disp_select(
					Timepiece_EN,
					TimeSet_EN,
					Stopwatch_EN,
					Alarmclock_EN,
					Date_EN,
					DateSet_EN,
					clk_1khz,
					clk_200hz,
					
					);