mod6_divide.hier_info

来自「用VerilogHDL编写的」· HIER_INFO 代码 · 共 13 行

|mod6_divide
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_divide~reg0.CLK
clk => cnt[2].CLK
rst_n => cnt[1].ACLR
rst_n => cnt[0].ACLR
rst_n => clk_divide~reg0.ACLR
rst_n => cnt[2].ACLR
clk_divide <= clk_divide~reg0.DB_MAX_OUTPUT_PORT_TYPE