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📄 mod6_divide.hier_info

📁 用VerilogHDL编写的
💻 HIER_INFO
字号:
|mod6_divide
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => clk_divide~reg0.CLK
clk => cnt[2].CLK
rst_n => cnt[1].ACLR
rst_n => cnt[0].ACLR
rst_n => clk_divide~reg0.ACLR
rst_n => cnt[2].ACLR
clk_divide <= clk_divide~reg0.DB_MAX_OUTPUT_PORT_TYPE


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