tb_news5f.v

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

//实验名称	新5分频测试
//文件名	tb_news5f.v
//日期	2006-6-19

module tb_S5F ();
reg tb_clk;
reg tb_rst;
wire	tb_clk_5f;

initial
	begin
		tb_rst=1;
		tb_clk=0;
		#70 tb_rst=0;
		#70 tb_rst=1;
	end
	
always #50 tb_clk=~tb_clk;
s5f s5f( .clk(tb_clk), .rst(tb_rst), .clk_5f(tb_clk_5f));	
endmodule